Verilog HDL 教學文件

Verilog HDL是一種硬體描述語言（hardware description language），為了製作数字电路而用來描述ASICs和FPGA的設計之用。Verilog 的設計者想要以 C 程式語言為基礎設計一種語言，可以使工程師比較容易學習。