PCI Express体系结构导读Part5

特别提示：本书分为5个压缩包，必须全部下载，才能解压 作者：王齐 简介 《PCI Express 体系结构导读》讲述了与PCI及PCI Express总线相关的最为基础的内容，并介绍了一些必要的、与PCI总线相关的处理器体系结构知识，这也是《PCI Express 体系结构导读》的重点所在。深入理解处理器体系结构是理解PCI与PCI Express总线的重要基础。 目录 前言 第Ⅰ篇 PCI体系结构概述 第1章 PCI总线的基本知识 1.1 PCI总线的组成结构 1.1.1 HOST主桥 1.1.2 PCI总线 1.1.3 PCI设备 1.1.4 HOST处理器 1.1.5 PCI总线的负载 1.2 PCI总线的信号定义 1.2.1 地址和数据信号 1.2.2 接口控制信号 1.2.3 仲裁信号 1.2.4 中断请求等其他信号 1.3 PCI总线的存储器读写总线事务 1.3.1 PCI总线事务的时序 1.3.2 Posted和NonPosted传送方式 1.3.3 HOST处理器访问PCI设备 1.3.4 PCI设备读写主存储器 1.3.5 Delayed传送方式 1.4 PCI总线的中断机制 1.4.1 中断信号与中断控制器的连接关系 1.4.2 中断信号与PCI总线的连接关系 1.4.3 中断请求的同步 1.5 PCIX总线简介 1.5.1 Split总线事务 1.5.2 总线传送协议 1.5.3 基于数据块的突发传送 1.6 小结 第2章 PCI总线的桥与配置 2.1 存储器域与PCI总线域 2.1.1 CPU域、DRAM域与存储器域 2.1.2 PCI总线域 2.1.3 处理器域 2.2 HOST主桥 2.2.1 PCI设备配置空间的访问机制 2.2.2 存储器域地址空间到PCI总线域地址空间的转换 2.2.3 PCI总线域地址空间到存储器域地址空间的转换 2.2.4 x86处理器的HOST主桥 2.3 PCI桥与PCI设备的配置空间 2.3.1 PCI桥 2.3.2 PCIAgent设备的配置空间 2.3.3 PCI桥的配置空间 2.4 PCI总线的配置 2.4.1 Type01h和Type00h配置请求 2.4.2 PCI总线配置请求的转换原则 2.4.3 PCI总线树Bus号的初始化 2.4.4 PCI总线Device号的分配 2.5 非透明PCI桥 2.5.1 Intel 21555中的配置寄存器 2.5.2 通过非透明桥片进行数据传递 2.6 小结 第3章 PCI总线的数据交换 3.1 PCI设备BAR空间的初始化 3.1.1 存储器地址与PCI总线地址的转换 3.1.2 PCI设备BAR寄存器和PCI桥Base、Limit寄存器的初始化 3.2 PCI设备的数据传递 3.2.1 PCI设备的正向译码与负向译码 3.2.2 处理器到PCI设备的数据传送 3.2.3 PCI设备的DMA操作 3.2.4 PCI桥的Combining、Merging和Collapsing 3.3 与Cache相关的PCI总线事务 3.3.1 Cache一致性的基本概念 3.3.2 PCI设备对不可Cache的存储器空间进行DMA读写 3.3.3 PCI设备对可Cache的存储器空间进行DMA读写 3.3.4 PCI设备进行DMA写时发生Cache命中 3.3.5 DMA写时发生Cache命中的优化 3.4 预读机制 3.4.1 指令预读 3.4.2 数据预读 3.4.3 软件预读 3.4.4 硬件预读 3.4.5 PCI总线的预读机制 3.5 小结 第Ⅱ篇 PCIE xpress体系结构概述 第4章 PCIe总线概述 4.1 PCIe总线的基础知识 4.1.1 端到端的数据传递 4.1.2 PCIe总线使用的信号 4.1.3 PCIe总线的层次结构 4.1.4 PCIe链路的扩展 4.1.5 PCIe设备的初始化 4.2 PCIe体系结构的组成部件 4.2.1 基于PCIe架构的处理器系统 4.2.2 RC的组成结构 4.2.3 Switch 4.2.4 VC和端口仲裁 4.2.5 PCIe_t0.PCI／PCI.x桥片 4.3 PCIe设备的扩展配置空间 4.3.1 Power Management Capability结构 4.3.2 PCI Express CapaJbility结构 4.3.3 PCI Express Extended Capabilities结构 4.4 小结 第5章 Montevilna的MCH和ICH 5.1 PCI总线0的Device0设备 5.1.1 EPBAR寄存器 5.1.2 MCHBAR寄存器 5.1.3 其他寄存器 5.2 Montevina平台的存储器空间的组成结构 5.2.1 Legacy地址空间 5.2.2 DRAM域 5.2.3 存储器域 5.3 存储器域的PCI总线地址空间 5.3.1 PCI设备使用的地址空间 5.3.2 PCIe总线的配置空间 5.4 小结 第6章 PCIe总线的事务层 6.1 TLP的格式 6.1.1 通用TLP头的Fmt字段和Type字段 6.1.2 TC字段 6.1.3 Attr字段 6.1.4 通用TLP头中的其他字段 6.2 FLP的路由 6.2.1 基于地址的路由 6.2.2 基于ID的路由 6.2.3 隐式路由 6.3 存储器、I／O和配置读写请求TLP 6.3.1 存储器读写请求TLP 6.3.2 完成报文 6.3.3 配置读写请求TLP 6.3.4 消息请求报文 6.3.5 PCIe总线的原子操作 6.3.6 TLP Processing Hint 6.4 TLP中与数据负载相关的参数 6.4.1 Max-Payload-Size参数 6.4.2 Max-Read-Request-Size参数 6.4.3 RCB参数 6.5 小结 第7章 PCIe总线的数据链路层与物理层 7.1 数据链路层的组成结构 7.1.1 数据链路层的状态 7.1.2 事务层如何处理DL_Down和DL_Up状态 7.1.3 DLLP的格式 7.2 ACK／NAK协议 7.2.1 发送端如何使用ACK／NAK协议 7.2.2 接收端如何使用ACK／NAK协议 7.2.3 数据链路层发送报文的顺序 7.3 物理层简介 7.3.1 PCIe链路的差分信号 7.3.2 物理层的组成结构 7.3.3 8／10b编码与解码 7.4 小结 第8章 PCIe总线的链路训练与电源管理 8.1 PCIe链路训练简介 8.1.1 链路训练使用的字符序列 8.1.2 Electrical Idle状态 8.1.3 Receivel Detect识别逻辑 8.2 LTSSM状态机 8.2.1 Detect状态 8.2.2 Polling状态 8.2.3 Configuration状态 8.2.4 Recovery状态 8.2.5 LTSSM的其他状态 8.3 PCIe总线的ASPM 8.3.1 与电源管理相关的链路状态 8.3.2 IJD状态 8.3.3 LDs状态 8.3.4 L1状态 8.3.5 L2状态 8.4 PCIPM机制 8.4.1 PCIe设备的D-State 8.4.2 D-State的状态迁移 8.5 小结 第9章 流量控制 9.1 流量控制的基本原理 9.1.1 Rate-Based流量控制 9.1.2 Credit-Based流量控制 9.2 Credit-Based机制使用的算法 9.2.1 N123算法和N123+算法 9.2.2 N23算法 9.2.3 流量控制机制的缓冲管理 9.3 PCIe总线的流量控制 9.3.1 PCIe总线流量控制的缓存管理 9.3.2 Current节点的Credit 9.3.3 VC的初始化 9.3.4 PCIe设备如何使用FCF 9.4 小结 第10章 MSI和MSI-×中断机制 10.1 MSI／MSI-X Capability结构 10.1.1 MSI Capability结构 10.1.2 MSI-X Capability结构 10.2 PowerPC处理器如何处理MSI中断请求 10.2.1 I中断机制使用的寄存器 10.2.2 系统软件如何初始化PCIe设备的MSI Capability结构 10.3 x86处理器如何处理MSI-X中断请求 10.3.1 Message Address字段和Message Data字段的格式 10.3.2 FSB Interrupt Message总线事务 10.4 小结 第11章 PCI／PCIe总线的序 11.1 生产／消费者模型 11.1.1 生产／消费者的工作原理 11.1.2 生产／消费者模型在PCI／PCIe总线中的实现 11.2 PCI总线的死锁 11.2.1 缓冲管理引发的死锁 11.2.2 数据传送序引发的死锁 11.3 PCI总线的序 11.3.1 PCI总线序的通用规则 11.3.2 Delayed总线事务的传送规则 11.3.3 PCI总线事务通过PCI桥的顺序 11.3.4 LOCK，Delayed和Posted总线事务间的关系 11.4 PCIe总线的序 11.4.1 TLP传送的序 11.4.2 ID-Base Ordering 11.4.3 MSI报文的序 11.5 小结 第12章 PCIe总线的应用 12.1 Capric卡的工作原理 12.1.1 BAR空间 12.1.2 Capric卡的初始化 12.1.3 DMA写 12.1.4 DMA读 12.1.5 中断请求 12.2 Capric卡的数据传递 12.2.1 DMA写使用的TLP 12.2.2 DMA读使用的TLP 12.2.3 Capric卡的中断请求 12.3 基于PCIe总线的设备驱动 12.3.1 Caprie卡驱动程序的加载与卸载 12.3.2 Caprie卡的初始化与关闭 12.3.3 Capric卡的DMA读写操作 12.3.4 Capric卡的中断处理 12.3.5 存储器地址到PCI总线地址的转换 12.3.6 存储器与Cache的同步 12.4 Capric卡的延时与带宽 12.4.1 TLP的传送开销 12.4.2 PCIe设备的DMA读写延时 12.4.3 Capric卡的优化 12.5 小结 第13章 PCIe总线与虚拟化技术 13.1 I0MMU 13.1.1 IOMMU的工作原理 13.1.2 IA处理器的VT-d 13.1.3 AMD处理器的IOMMU 13.2 ATS（Address Translation Services） 13.2.1 TLP的AT字段 13.2.2 地址转换请求 13.2.3 Invalidate ATC 13.3 SR.1 0V与MR-IOV 13.3.1 SR-IOV技术 13.3.2 MR-IOV技术 13.4 小结 第Ⅲ篇 Linux与PCI总线 第14章 Linux PCI的初始化过程 14.1 Linuxx86对PCI总线的初始化 14.1.1 pcibus_class_init与pci_driver_init …… 第15章 LinuxPCI的中断处理 参考文献　　

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特别提示：本书分为5个压缩包，必须全部下载，才能解压 作者：王齐 简介 《PCI Express 体系结构导读》讲述了与PCI及PCI Express总线相关的最为基础的内容，并介绍了一些必要的、与PCI总线相关的处理器体系结构知识，这也是《PCI Express 体系结构导读》的重点所在。深入理解处理器体系结构是理解PCI与PCI Express总线的重要基础。 目录 前言 第Ⅰ篇 PCI体系结构概述 第1章 PCI总线的基本知识 1.1 PCI总线的组成结构 1.1.1 HOST主桥 1.1.2 PCI总线 1.1.3 PCI设备 1.1.4 HOST处理器 1.1.5 PCI总线的负载 1.2 PCI总线的信号定义 1.2.1 地址和数据信号 1.2.2 接口控制信号 1.2.3 仲裁信号 1.2.4 中断请求等其他信号 1.3 PCI总线的存储器读写总线事务 1.3.1 PCI总线事务的时序 1.3.2 Posted和NonPosted传送方式 1.3.3 HOST处理器访问PCI设备 1.3.4 PCI设备读写主存储器 1.3.5 Delayed传送方式 1.4 PCI总线的中断机制 1.4.1 中断信号与中断控制器的连接关系 1.4.2 中断信号与PCI总线的连接关系 1.4.3 中断请求的同步 1.5 PCIX总线简介 1.5.1 Split总线事务 1.5.2 总线传送协议 1.5.3 基于数据块的突发传送 1.6 小结 第2章 PCI总线的桥与配置 2.1 存储器域与PCI总线域 2.1.1 CPU域、DRAM域与存储器域 2.1.2 PCI总线域 2.1.3 处理器域 2.2 HOST主桥 2.2.1 PCI设备配置空间的访问机制 2.2.2 存储器域地址空间到PCI总线域地址空间的转换 2.2.3 PCI总线域地址空间到存储器域地址空间的转换 2.2.4 x86处理器的HOST主桥 2.3 PCI桥与PCI设备的配置空间 2.3.1 PCI桥 2.3.2 PCIAgent设备的配置空间 2.3.3 PCI桥的配置空间 2.4 PCI总线的配置 2.4.1 Type01h和Type00h配置请求 2.4.2 PCI总线配置请求的转换原则 2.4.3 PCI总线树Bus号的初始化 2.4.4 PCI总线Device号的分配 2.5 非透明PCI桥 2.5.1 Intel 21555中的配置寄存器 2.5.2 通过非透明桥片进行数据传递 2.6 小结 第3章 PCI总线的数据交换 3.1 PCI设备BAR空间的初始化 3.1.1 存储器地址与PCI总线地址的转换 3.1.2 PCI设备BAR寄存器和PCI桥Base、Limit寄存器的初始化 3.2 PCI设备的数据传递 3.2.1 PCI设备的正向译码与负向译码 3.2.2 处理器到PCI设备的数据传送 3.2.3 PCI设备的DMA操作 3.2.4 PCI桥的Combining、Merging和Collapsing 3.3 与Cache相关的PCI总线事务 3.3.1 Cache一致性的基本概念 3.3.2 PCI设备对不可Cache的存储器空间进行DMA读写 3.3.3 PCI设备对可Cache的存储器空间进行DMA读写 3.3.4 PCI设备进行DMA写时发生Cache命中 3.3.5 DMA写时发生Cache命中的优化 3.4 预读机制 3.4.1 指令预读 3.4.2 数据预读 3.4.3 软件预读 3.4.4 硬件预读 3.4.5 PCI总线的预读机制 3.5 小结 第Ⅱ篇 PCIE xpress体系结构概述 第4章 PCIe总线概述 4.1 PCIe总线的基础知识 4.1.1 端到端的数据传递 4.1.2 PCIe总线使用的信号 4.1.3 PCIe总线的层次结构 4.1.4 PCIe链路的扩展 4.1.5 PCIe设备的初始化 4.2 PCIe体系结构的组成部件 4.2.1 基于PCIe架构的处理器系统 4.2.2 RC的组成结构 4.2.3 Switch 4.2.4 VC和端口仲裁 4.2.5 PCIe_t0.PCI／PCI.x桥片 4.3 PCIe设备的扩展配置空间 4.3.1 Power Management Capability结构 4.3.2 PCI Express CapaJbility结构 4.3.3 PCI Express Extended Capabilities结构 4.4 小结 第5章 Montevilna的MCH和ICH 5.1 PCI总线0的Device0设备 5.1.1 EPBAR寄存器 5.1.2 MCHBAR寄存器 5.1.3 其他寄存器 5.2 Montevina平台的存储器空间的组成结构 5.2.1 Legacy地址空间 5.2.2 DRAM域 5.2.3 存储器域 5.3 存储器域的PCI总线地址空间 5.3.1 PCI设备使用的地址空间 5.3.2 PCIe总线的配置空间 5.4 小结 第6章 PCIe总线的事务层 6.1 TLP的格式 6.1.1 通用TLP头的Fmt字段和Type字段 6.1.2 TC字段 6.1.3 Attr字段 6.1.4 通用TLP头中的其他字段 6.2 FLP的路由 6.2.1 基于地址的路由 6.2.2 基于ID的路由 6.2.3 隐式路由 6.3 存储器、I／O和配置读写请求TLP 6.3.1 存储器读写请求TLP 6.3.2 完成报文 6.3.3 配置读写请求TLP 6.3.4 消息请求报文 6.3.5 PCIe总线的原子操作 6.3.6 TLP Processing Hint 6.4 TLP中与数据负载相关的参数 6.4.1 Max-Payload-Size参数 6.4.2 Max-Read-Request-Size参数 6.4.3 RCB参数 6.5 小结 第7章 PCIe总线的数据链路层与物理层 7.1 数据链路层的组成结构 7.1.1 数据链路层的状态 7.1.2 事务层如何处理DL_Down和DL_Up状态 7.1.3 DLLP的格式 7.2 ACK／NAK协议 7.2.1 发送端如何使用ACK／NAK协议 7.2.2 接收端如何使用ACK／NAK协议 7.2.3 数据链路层发送报文的顺序 7.3 物理层简介 7.3.1 PCIe链路的差分信号 7.3.2 物理层的组成结构 7.3.3 8／10b编码与解码 7.4 小结 第8章 PCIe总线的链路训练与电源管理 8.1 PCIe链路训练简介 8.1.1 链路训练使用的字符序列 8.1.2 Electrical Idle状态 8.1.3 Receivel Detect识别逻辑 8.2 LTSSM状态机 8.2.1 Detect状态 8.2.2 Polling状态 8.2.3 Configuration状态 8.2.4 Recovery状态 8.2.5 LTSSM的其他状态 8.3 PCIe总线的ASPM 8.3.1 与电源管理相关的链路状态 8.3.2 IJD状态 8.3.3 LDs状态 8.3.4 L1状态 8.3.5 L2状态 8.4 PCIPM机制 8.4.1 PCIe设备的D-State 8.4.2 D-State的状态迁移 8.5 小结 第9章 流量控制 9.1 流量控制的基本原理 9.1.1 Rate-Based流量控制 9.1.2 Credit-Based流量控制 9.2 Credit-Based机制使用的算法 9.2.1 N123算法和N123+算法 9.2.2 N23算法 9.2.3 流量控制机制的缓冲管理 9.3 PCIe总线的流量控制 9.3.1 PCIe总线流量控制的缓存管理 9.3.2 Current节点的Credit 9.3.3 VC的初始化 9.3.4 PCIe设备如何使用FCF 9.4 小结 第10章 MSI和MSI-×中断机制 10.1 MSI／MSI-X Capability结构 10.1.1 MSI Capability结构 10.1.2 MSI-X Capability结构 10.2 PowerPC处理器如何处理MSI中断请求 10.2.1 I中断机制使用的寄存器 10.2.2 系统软件如何初始化PCIe设备的MSI Capability结构 10.3 x86处理器如何处理MSI-X中断请求 10.3.1 Message Address字段和Message Data字段的格式 10.3.2 FSB Interrupt Message总线事务 10.4 小结 第11章 PCI／PCIe总线的序 11.1 生产／消费者模型 11.1.1 生产／消费者的工作原理 11.1.2 生产／消费者模型在PCI／PCIe总线中的实现 11.2 PCI总线的死锁 11.2.1 缓冲管理引发的死锁 11.2.2 数据传送序引发的死锁 11.3 PCI总线的序 11.3.1 PCI总线序的通用规则 11.3.2 Delayed总线事务的传送规则 11.3.3 PCI总线事务通过PCI桥的顺序 11.3.4 LOCK，Delayed和Posted总线事务间的关系 11.4 PCIe总线的序 11.4.1 TLP传送的序 11.4.2 ID-Base Ordering 11.4.3 MSI报文的序 11.5 小结 第12章 PCIe总线的应用 12.1 Capric卡的工作原理 12.1.1 BAR空间 12.1.2 Capric卡的初始化 12.1.3 DMA写 12.1.4 DMA读 12.1.5 中断请求 12.2 Capric卡的数据传递 12.2.1 DMA写使用的TLP 12.2.2 DMA读使用的TLP 12.2.3 Capric卡的中断请求 12.3 基于PCIe总线的设备驱动 12.3.1 Caprie卡驱动程序的加载与卸载 12.3.2 Caprie卡的初始化与关闭 12.3.3 Capric卡的DMA读写操作 12.3.4 Capric卡的中断处理 12.3.5 存储器地址到PCI总线地址的转换 12.3.6 存储器与Cache的同步 12.4 Capric卡的延时与带宽 12.4.1 TLP的传送开销 12.4.2 PCIe设备的DMA读写延时 12.4.3 Capric卡的优化 12.5 小结 第13章 PCIe总线与虚拟化技术 13.1 I0MMU 13.1.1 IOMMU的工作原理 13.1.2 IA处理器的VT-d 13.1.3 AMD处理器的IOMMU 13.2 ATS（Address Translation Services） 13.2.1 TLP的AT字段 13.2.2 地址转换请求 13.2.3 Invalidate ATC 13.3 SR.1 0V与MR-IOV 13.3.1 SR-IOV技术 13.3.2 MR-IOV技术 13.4 小结 第Ⅲ篇 Linux与PCI总线 第14章 Linux PCI的初始化过程 14.1 Linuxx86对PCI总线的初始化 14.1.1 pcibus_class_init与pci_driver_init …… 第15章 LinuxPCI的中断处理 参考文献　　

PCI Express体系结构导读Part3

特别提示：本书分为5个压缩包，必须全部下载，才能解压 作者：王齐 简介 《PCI Express 体系结构导读》讲述了与PCI及PCI Express总线相关的最为基础的内容，并介绍了一些必要的、与PCI总线相关的处理器体系结构知识，这也是《PCI Express 体系结构导读》的重点所在。深入理解处理器体系结构是理解PCI与PCI Express总线的重要基础。 目录 前言 第Ⅰ篇 PCI体系结构概述 第1章 PCI总线的基本知识 1.1 PCI总线的组成结构 1.1.1 HOST主桥 1.1.2 PCI总线 1.1.3 PCI设备 1.1.4 HOST处理器 1.1.5 PCI总线的负载 1.2 PCI总线的信号定义 1.2.1 地址和数据信号 1.2.2 接口控制信号 1.2.3 仲裁信号 1.2.4 中断请求等其他信号 1.3 PCI总线的存储器读写总线事务 1.3.1 PCI总线事务的时序 1.3.2 Posted和NonPosted传送方式 1.3.3 HOST处理器访问PCI设备 1.3.4 PCI设备读写主存储器 1.3.5 Delayed传送方式 1.4 PCI总线的中断机制 1.4.1 中断信号与中断控制器的连接关系 1.4.2 中断信号与PCI总线的连接关系 1.4.3 中断请求的同步 1.5 PCIX总线简介 1.5.1 Split总线事务 1.5.2 总线传送协议 1.5.3 基于数据块的突发传送 1.6 小结 第2章 PCI总线的桥与配置 2.1 存储器域与PCI总线域 2.1.1 CPU域、DRAM域与存储器域 2.1.2 PCI总线域 2.1.3 处理器域 2.2 HOST主桥 2.2.1 PCI设备配置空间的访问机制 2.2.2 存储器域地址空间到PCI总线域地址空间的转换 2.2.3 PCI总线域地址空间到存储器域地址空间的转换 2.2.4 x86处理器的HOST主桥 2.3 PCI桥与PCI设备的配置空间 2.3.1 PCI桥 2.3.2 PCIAgent设备的配置空间 2.3.3 PCI桥的配置空间 2.4 PCI总线的配置 2.4.1 Type01h和Type00h配置请求 2.4.2 PCI总线配置请求的转换原则 2.4.3 PCI总线树Bus号的初始化 2.4.4 PCI总线Device号的分配 2.5 非透明PCI桥 2.5.1 Intel 21555中的配置寄存器 2.5.2 通过非透明桥片进行数据传递 2.6 小结 第3章 PCI总线的数据交换 3.1 PCI设备BAR空间的初始化 3.1.1 存储器地址与PCI总线地址的转换 3.1.2 PCI设备BAR寄存器和PCI桥Base、Limit寄存器的初始化 3.2 PCI设备的数据传递 3.2.1 PCI设备的正向译码与负向译码 3.2.2 处理器到PCI设备的数据传送 3.2.3 PCI设备的DMA操作 3.2.4 PCI桥的Combining、Merging和Collapsing 3.3 与Cache相关的PCI总线事务 3.3.1 Cache一致性的基本概念 3.3.2 PCI设备对不可Cache的存储器空间进行DMA读写 3.3.3 PCI设备对可Cache的存储器空间进行DMA读写 3.3.4 PCI设备进行DMA写时发生Cache命中 3.3.5 DMA写时发生Cache命中的优化 3.4 预读机制 3.4.1 指令预读 3.4.2 数据预读 3.4.3 软件预读 3.4.4 硬件预读 3.4.5 PCI总线的预读机制 3.5 小结 第Ⅱ篇 PCIE xpress体系结构概述 第4章 PCIe总线概述 4.1 PCIe总线的基础知识 4.1.1 端到端的数据传递 4.1.2 PCIe总线使用的信号 4.1.3 PCIe总线的层次结构 4.1.4 PCIe链路的扩展 4.1.5 PCIe设备的初始化 4.2 PCIe体系结构的组成部件 4.2.1 基于PCIe架构的处理器系统 4.2.2 RC的组成结构 4.2.3 Switch 4.2.4 VC和端口仲裁 4.2.5 PCIe_t0.PCI／PCI.x桥片 4.3 PCIe设备的扩展配置空间 4.3.1 Power Management Capability结构 4.3.2 PCI Express CapaJbility结构 4.3.3 PCI Express Extended Capabilities结构 4.4 小结 第5章 Montevilna的MCH和ICH 5.1 PCI总线0的Device0设备 5.1.1 EPBAR寄存器 5.1.2 MCHBAR寄存器 5.1.3 其他寄存器 5.2 Montevina平台的存储器空间的组成结构 5.2.1 Legacy地址空间 5.2.2 DRAM域 5.2.3 存储器域 5.3 存储器域的PCI总线地址空间 5.3.1 PCI设备使用的地址空间 5.3.2 PCIe总线的配置空间 5.4 小结 第6章 PCIe总线的事务层 6.1 TLP的格式 6.1.1 通用TLP头的Fmt字段和Type字段 6.1.2 TC字段 6.1.3 Attr字段 6.1.4 通用TLP头中的其他字段 6.2 FLP的路由 6.2.1 基于地址的路由 6.2.2 基于ID的路由 6.2.3 隐式路由 6.3 存储器、I／O和配置读写请求TLP 6.3.1 存储器读写请求TLP 6.3.2 完成报文 6.3.3 配置读写请求TLP 6.3.4 消息请求报文 6.3.5 PCIe总线的原子操作 6.3.6 TLP Processing Hint 6.4 TLP中与数据负载相关的参数 6.4.1 Max-Payload-Size参数 6.4.2 Max-Read-Request-Size参数 6.4.3 RCB参数 6.5 小结 第7章 PCIe总线的数据链路层与物理层 7.1 数据链路层的组成结构 7.1.1 数据链路层的状态 7.1.2 事务层如何处理DL_Down和DL_Up状态 7.1.3 DLLP的格式 7.2 ACK／NAK协议 7.2.1 发送端如何使用ACK／NAK协议 7.2.2 接收端如何使用ACK／NAK协议 7.2.3 数据链路层发送报文的顺序 7.3 物理层简介 7.3.1 PCIe链路的差分信号 7.3.2 物理层的组成结构 7.3.3 8／10b编码与解码 7.4 小结 第8章 PCIe总线的链路训练与电源管理 8.1 PCIe链路训练简介 8.1.1 链路训练使用的字符序列 8.1.2 Electrical Idle状态 8.1.3 Receivel Detect识别逻辑 8.2 LTSSM状态机 8.2.1 Detect状态 8.2.2 Polling状态 8.2.3 Configuration状态 8.2.4 Recovery状态 8.2.5 LTSSM的其他状态 8.3 PCIe总线的ASPM 8.3.1 与电源管理相关的链路状态 8.3.2 IJD状态 8.3.3 LDs状态 8.3.4 L1状态 8.3.5 L2状态 8.4 PCIPM机制 8.4.1 PCIe设备的D-State 8.4.2 D-State的状态迁移 8.5 小结 第9章 流量控制 9.1 流量控制的基本原理 9.1.1 Rate-Based流量控制 9.1.2 Credit-Based流量控制 9.2 Credit-Based机制使用的算法 9.2.1 N123算法和N123+算法 9.2.2 N23算法 9.2.3 流量控制机制的缓冲管理 9.3 PCIe总线的流量控制 9.3.1 PCIe总线流量控制的缓存管理 9.3.2 Current节点的Credit 9.3.3 VC的初始化 9.3.4 PCIe设备如何使用FCF 9.4 小结 第10章 MSI和MSI-×中断机制 10.1 MSI／MSI-X Capability结构 10.1.1 MSI Capability结构 10.1.2 MSI-X Capability结构 10.2 PowerPC处理器如何处理MSI中断请求 10.2.1 I中断机制使用的寄存器 10.2.2 系统软件如何初始化PCIe设备的MSI Capability结构 10.3 x86处理器如何处理MSI-X中断请求 10.3.1 Message Address字段和Message Data字段的格式 10.3.2 FSB Interrupt Message总线事务 10.4 小结 第11章 PCI／PCIe总线的序 11.1 生产／消费者模型 11.1.1 生产／消费者的工作原理 11.1.2 生产／消费者模型在PCI／PCIe总线中的实现 11.2 PCI总线的死锁 11.2.1 缓冲管理引发的死锁 11.2.2 数据传送序引发的死锁 11.3 PCI总线的序 11.3.1 PCI总线序的通用规则 11.3.2 Delayed总线事务的传送规则 11.3.3 PCI总线事务通过PCI桥的顺序 11.3.4 LOCK，Delayed和Posted总线事务间的关系 11.4 PCIe总线的序 11.4.1 TLP传送的序 11.4.2 ID-Base Ordering 11.4.3 MSI报文的序 11.5 小结 第12章 PCIe总线的应用 12.1 Capric卡的工作原理 12.1.1 BAR空间 12.1.2 Capric卡的初始化 12.1.3 DMA写 12.1.4 DMA读 12.1.5 中断请求 12.2 Capric卡的数据传递 12.2.1 DMA写使用的TLP 12.2.2 DMA读使用的TLP 12.2.3 Capric卡的中断请求 12.3 基于PCIe总线的设备驱动 12.3.1 Caprie卡驱动程序的加载与卸载 12.3.2 Caprie卡的初始化与关闭 12.3.3 Capric卡的DMA读写操作 12.3.4 Capric卡的中断处理 12.3.5 存储器地址到PCI总线地址的转换 12.3.6 存储器与Cache的同步 12.4 Capric卡的延时与带宽 12.4.1 TLP的传送开销 12.4.2 PCIe设备的DMA读写延时 12.4.3 Capric卡的优化 12.5 小结 第13章 PCIe总线与虚拟化技术 13.1 I0MMU 13.1.1 IOMMU的工作原理 13.1.2 IA处理器的VT-d 13.1.3 AMD处理器的IOMMU 13.2 ATS（Address Translation Services） 13.2.1 TLP的AT字段 13.2.2 地址转换请求 13.2.3 Invalidate ATC 13.3 SR.1 0V与MR-IOV 13.3.1 SR-IOV技术 13.3.2 MR-IOV技术 13.4 小结 第Ⅲ篇 Linux与PCI总线 第14章 Linux PCI的初始化过程 14.1 Linuxx86对PCI总线的初始化 14.1.1 pcibus_class_init与pci_driver_init …… 第15章 LinuxPCI的中断处理 参考文献　　

PCI Express体系结构导读Part2

特别提示：本书分为5个压缩包，必须全部下载，才能解压 作者：王齐 简介 《PCI Express 体系结构导读》讲述了与PCI及PCI Express总线相关的最为基础的内容，并介绍了一些必要的、与PCI总线相关的处理器体系结构知识，这也是《PCI Express 体系结构导读》的重点所在。深入理解处理器体系结构是理解PCI与PCI Express总线的重要基础。 目录 前言 第Ⅰ篇 PCI体系结构概述 第1章 PCI总线的基本知识 1.1 PCI总线的组成结构 1.1.1 HOST主桥 1.1.2 PCI总线 1.1.3 PCI设备 1.1.4 HOST处理器 1.1.5 PCI总线的负载 1.2 PCI总线的信号定义 1.2.1 地址和数据信号 1.2.2 接口控制信号 1.2.3 仲裁信号 1.2.4 中断请求等其他信号 1.3 PCI总线的存储器读写总线事务 1.3.1 PCI总线事务的时序 1.3.2 Posted和NonPosted传送方式 1.3.3 HOST处理器访问PCI设备 1.3.4 PCI设备读写主存储器 1.3.5 Delayed传送方式 1.4 PCI总线的中断机制 1.4.1 中断信号与中断控制器的连接关系 1.4.2 中断信号与PCI总线的连接关系 1.4.3 中断请求的同步 1.5 PCIX总线简介 1.5.1 Split总线事务 1.5.2 总线传送协议 1.5.3 基于数据块的突发传送 1.6 小结 第2章 PCI总线的桥与配置 2.1 存储器域与PCI总线域 2.1.1 CPU域、DRAM域与存储器域 2.1.2 PCI总线域 2.1.3 处理器域 2.2 HOST主桥 2.2.1 PCI设备配置空间的访问机制 2.2.2 存储器域地址空间到PCI总线域地址空间的转换 2.2.3 PCI总线域地址空间到存储器域地址空间的转换 2.2.4 x86处理器的HOST主桥 2.3 PCI桥与PCI设备的配置空间 2.3.1 PCI桥 2.3.2 PCIAgent设备的配置空间 2.3.3 PCI桥的配置空间 2.4 PCI总线的配置 2.4.1 Type01h和Type00h配置请求 2.4.2 PCI总线配置请求的转换原则 2.4.3 PCI总线树Bus号的初始化 2.4.4 PCI总线Device号的分配 2.5 非透明PCI桥 2.5.1 Intel 21555中的配置寄存器 2.5.2 通过非透明桥片进行数据传递 2.6 小结 第3章 PCI总线的数据交换 3.1 PCI设备BAR空间的初始化 3.1.1 存储器地址与PCI总线地址的转换 3.1.2 PCI设备BAR寄存器和PCI桥Base、Limit寄存器的初始化 3.2 PCI设备的数据传递 3.2.1 PCI设备的正向译码与负向译码 3.2.2 处理器到PCI设备的数据传送 3.2.3 PCI设备的DMA操作 3.2.4 PCI桥的Combining、Merging和Collapsing 3.3 与Cache相关的PCI总线事务 3.3.1 Cache一致性的基本概念 3.3.2 PCI设备对不可Cache的存储器空间进行DMA读写 3.3.3 PCI设备对可Cache的存储器空间进行DMA读写 3.3.4 PCI设备进行DMA写时发生Cache命中 3.3.5 DMA写时发生Cache命中的优化 3.4 预读机制 3.4.1 指令预读 3.4.2 数据预读 3.4.3 软件预读 3.4.4 硬件预读 3.4.5 PCI总线的预读机制 3.5 小结 第Ⅱ篇 PCIE xpress体系结构概述 第4章 PCIe总线概述 4.1 PCIe总线的基础知识 4.1.1 端到端的数据传递 4.1.2 PCIe总线使用的信号 4.1.3 PCIe总线的层次结构 4.1.4 PCIe链路的扩展 4.1.5 PCIe设备的初始化 4.2 PCIe体系结构的组成部件 4.2.1 基于PCIe架构的处理器系统 4.2.2 RC的组成结构 4.2.3 Switch 4.2.4 VC和端口仲裁 4.2.5 PCIe_t0.PCI／PCI.x桥片 4.3 PCIe设备的扩展配置空间 4.3.1 Power Management Capability结构 4.3.2 PCI Express CapaJbility结构 4.3.3 PCI Express Extended Capabilities结构 4.4 小结 第5章 Montevilna的MCH和ICH 5.1 PCI总线0的Device0设备 5.1.1 EPBAR寄存器 5.1.2 MCHBAR寄存器 5.1.3 其他寄存器 5.2 Montevina平台的存储器空间的组成结构 5.2.1 Legacy地址空间 5.2.2 DRAM域 5.2.3 存储器域 5.3 存储器域的PCI总线地址空间 5.3.1 PCI设备使用的地址空间 5.3.2 PCIe总线的配置空间 5.4 小结 第6章 PCIe总线的事务层 6.1 TLP的格式 6.1.1 通用TLP头的Fmt字段和Type字段 6.1.2 TC字段 6.1.3 Attr字段 6.1.4 通用TLP头中的其他字段 6.2 FLP的路由 6.2.1 基于地址的路由 6.2.2 基于ID的路由 6.2.3 隐式路由 6.3 存储器、I／O和配置读写请求TLP 6.3.1 存储器读写请求TLP 6.3.2 完成报文 6.3.3 配置读写请求TLP 6.3.4 消息请求报文 6.3.5 PCIe总线的原子操作 6.3.6 TLP Processing Hint 6.4 TLP中与数据负载相关的参数 6.4.1 Max-Payload-Size参数 6.4.2 Max-Read-Request-Size参数 6.4.3 RCB参数 6.5 小结 第7章 PCIe总线的数据链路层与物理层 7.1 数据链路层的组成结构 7.1.1 数据链路层的状态 7.1.2 事务层如何处理DL_Down和DL_Up状态 7.1.3 DLLP的格式 7.2 ACK／NAK协议 7.2.1 发送端如何使用ACK／NAK协议 7.2.2 接收端如何使用ACK／NAK协议 7.2.3 数据链路层发送报文的顺序 7.3 物理层简介 7.3.1 PCIe链路的差分信号 7.3.2 物理层的组成结构 7.3.3 8／10b编码与解码 7.4 小结 第8章 PCIe总线的链路训练与电源管理 8.1 PCIe链路训练简介 8.1.1 链路训练使用的字符序列 8.1.2 Electrical Idle状态 8.1.3 Receivel Detect识别逻辑 8.2 LTSSM状态机 8.2.1 Detect状态 8.2.2 Polling状态 8.2.3 Configuration状态 8.2.4 Recovery状态 8.2.5 LTSSM的其他状态 8.3 PCIe总线的ASPM 8.3.1 与电源管理相关的链路状态 8.3.2 IJD状态 8.3.3 LDs状态 8.3.4 L1状态 8.3.5 L2状态 8.4 PCIPM机制 8.4.1 PCIe设备的D-State 8.4.2 D-State的状态迁移 8.5 小结 第9章 流量控制 9.1 流量控制的基本原理 9.1.1 Rate-Based流量控制 9.1.2 Credit-Based流量控制 9.2 Credit-Based机制使用的算法 9.2.1 N123算法和N123+算法 9.2.2 N23算法 9.2.3 流量控制机制的缓冲管理 9.3 PCIe总线的流量控制 9.3.1 PCIe总线流量控制的缓存管理 9.3.2 Current节点的Credit 9.3.3 VC的初始化 9.3.4 PCIe设备如何使用FCF 9.4 小结 第10章 MSI和MSI-×中断机制 10.1 MSI／MSI-X Capability结构 10.1.1 MSI Capability结构 10.1.2 MSI-X Capability结构 10.2 PowerPC处理器如何处理MSI中断请求 10.2.1 I中断机制使用的寄存器 10.2.2 系统软件如何初始化PCIe设备的MSI Capability结构 10.3 x86处理器如何处理MSI-X中断请求 10.3.1 Message Address字段和Message Data字段的格式 10.3.2 FSB Interrupt Message总线事务 10.4 小结 第11章 PCI／PCIe总线的序 11.1 生产／消费者模型 11.1.1 生产／消费者的工作原理 11.1.2 生产／消费者模型在PCI／PCIe总线中的实现 11.2 PCI总线的死锁 11.2.1 缓冲管理引发的死锁 11.2.2 数据传送序引发的死锁 11.3 PCI总线的序 11.3.1 PCI总线序的通用规则 11.3.2 Delayed总线事务的传送规则 11.3.3 PCI总线事务通过PCI桥的顺序 11.3.4 LOCK，Delayed和Posted总线事务间的关系 11.4 PCIe总线的序 11.4.1 TLP传送的序 11.4.2 ID-Base Ordering 11.4.3 MSI报文的序 11.5 小结 第12章 PCIe总线的应用 12.1 Capric卡的工作原理 12.1.1 BAR空间 12.1.2 Capric卡的初始化 12.1.3 DMA写 12.1.4 DMA读 12.1.5 中断请求 12.2 Capric卡的数据传递 12.2.1 DMA写使用的TLP 12.2.2 DMA读使用的TLP 12.2.3 Capric卡的中断请求 12.3 基于PCIe总线的设备驱动 12.3.1 Caprie卡驱动程序的加载与卸载 12.3.2 Caprie卡的初始化与关闭 12.3.3 Capric卡的DMA读写操作 12.3.4 Capric卡的中断处理 12.3.5 存储器地址到PCI总线地址的转换 12.3.6 存储器与Cache的同步 12.4 Capric卡的延时与带宽 12.4.1 TLP的传送开销 12.4.2 PCIe设备的DMA读写延时 12.4.3 Capric卡的优化 12.5 小结 第13章 PCIe总线与虚拟化技术 13.1 I0MMU 13.1.1 IOMMU的工作原理 13.1.2 IA处理器的VT-d 13.1.3 AMD处理器的IOMMU 13.2 ATS（Address Translation Services） 13.2.1 TLP的AT字段 13.2.2 地址转换请求 13.2.3 Invalidate ATC 13.3 SR.1 0V与MR-IOV 13.3.1 SR-IOV技术 13.3.2 MR-IOV技术 13.4 小结 第Ⅲ篇 Linux与PCI总线 第14章 Linux PCI的初始化过程 14.1 Linuxx86对PCI总线的初始化 14.1.1 pcibus_class_init与pci_driver_init …… 第15章 LinuxPCI的中断处理 参考文献　　

PCI Express体系结构导读Part1

特别提示：本书分为5个压缩包，必须全部下载，才能解压 作者：王齐 简介 《PCI Express 体系结构导读》讲述了与PCI及PCI Express总线相关的最为基础的内容，并介绍了一些必要的、与PCI总线相关的处理器体系结构知识，这也是《PCI Express 体系结构导读》的重点所在。深入理解处理器体系结构是理解PCI与PCI Express总线的重要基础。 目录 前言 第Ⅰ篇 PCI体系结构概述 第1章 PCI总线的基本知识 1.1 PCI总线的组成结构 1.1.1 HOST主桥 1.1.2 PCI总线 1.1.3 PCI设备 1.1.4 HOST处理器 1.1.5 PCI总线的负载 1.2 PCI总线的信号定义 1.2.1 地址和数据信号 1.2.2 接口控制信号 1.2.3 仲裁信号 1.2.4 中断请求等其他信号 1.3 PCI总线的存储器读写总线事务 1.3.1 PCI总线事务的时序 1.3.2 Posted和NonPosted传送方式 1.3.3 HOST处理器访问PCI设备 1.3.4 PCI设备读写主存储器 1.3.5 Delayed传送方式 1.4 PCI总线的中断机制 1.4.1 中断信号与中断控制器的连接关系 1.4.2 中断信号与PCI总线的连接关系 1.4.3 中断请求的同步 1.5 PCIX总线简介 1.5.1 Split总线事务 1.5.2 总线传送协议 1.5.3 基于数据块的突发传送 1.6 小结 第2章 PCI总线的桥与配置 2.1 存储器域与PCI总线域 2.1.1 CPU域、DRAM域与存储器域 2.1.2 PCI总线域 2.1.3 处理器域 2.2 HOST主桥 2.2.1 PCI设备配置空间的访问机制 2.2.2 存储器域地址空间到PCI总线域地址空间的转换 2.2.3 PCI总线域地址空间到存储器域地址空间的转换 2.2.4 x86处理器的HOST主桥 2.3 PCI桥与PCI设备的配置空间 2.3.1 PCI桥 2.3.2 PCIAgent设备的配置空间 2.3.3 PCI桥的配置空间 2.4 PCI总线的配置 2.4.1 Type01h和Type00h配置请求 2.4.2 PCI总线配置请求的转换原则 2.4.3 PCI总线树Bus号的初始化 2.4.4 PCI总线Device号的分配 2.5 非透明PCI桥 2.5.1 Intel 21555中的配置寄存器 2.5.2 通过非透明桥片进行数据传递 2.6 小结 第3章 PCI总线的数据交换 3.1 PCI设备BAR空间的初始化 3.1.1 存储器地址与PCI总线地址的转换 3.1.2 PCI设备BAR寄存器和PCI桥Base、Limit寄存器的初始化 3.2 PCI设备的数据传递 3.2.1 PCI设备的正向译码与负向译码 3.2.2 处理器到PCI设备的数据传送 3.2.3 PCI设备的DMA操作 3.2.4 PCI桥的Combining、Merging和Collapsing 3.3 与Cache相关的PCI总线事务 3.3.1 Cache一致性的基本概念 3.3.2 PCI设备对不可Cache的存储器空间进行DMA读写 3.3.3 PCI设备对可Cache的存储器空间进行DMA读写 3.3.4 PCI设备进行DMA写时发生Cache命中 3.3.5 DMA写时发生Cache命中的优化 3.4 预读机制 3.4.1 指令预读 3.4.2 数据预读 3.4.3 软件预读 3.4.4 硬件预读 3.4.5 PCI总线的预读机制 3.5 小结 第Ⅱ篇 PCIE xpress体系结构概述 第4章 PCIe总线概述 4.1 PCIe总线的基础知识 4.1.1 端到端的数据传递 4.1.2 PCIe总线使用的信号 4.1.3 PCIe总线的层次结构 4.1.4 PCIe链路的扩展 4.1.5 PCIe设备的初始化 4.2 PCIe体系结构的组成部件 4.2.1 基于PCIe架构的处理器系统 4.2.2 RC的组成结构 4.2.3 Switch 4.2.4 VC和端口仲裁 4.2.5 PCIe_t0.PCI／PCI.x桥片 4.3 PCIe设备的扩展配置空间 4.3.1 Power Management Capability结构 4.3.2 PCI Express CapaJbility结构 4.3.3 PCI Express Extended Capabilities结构 4.4 小结 第5章 Montevilna的MCH和ICH 5.1 PCI总线0的Device0设备 5.1.1 EPBAR寄存器 5.1.2 MCHBAR寄存器 5.1.3 其他寄存器 5.2 Montevina平台的存储器空间的组成结构 5.2.1 Legacy地址空间 5.2.2 DRAM域 5.2.3 存储器域 5.3 存储器域的PCI总线地址空间 5.3.1 PCI设备使用的地址空间 5.3.2 PCIe总线的配置空间 5.4 小结 第6章 PCIe总线的事务层 6.1 TLP的格式 6.1.1 通用TLP头的Fmt字段和Type字段 6.1.2 TC字段 6.1.3 Attr字段 6.1.4 通用TLP头中的其他字段 6.2 FLP的路由 6.2.1 基于地址的路由 6.2.2 基于ID的路由 6.2.3 隐式路由 6.3 存储器、I／O和配置读写请求TLP 6.3.1 存储器读写请求TLP 6.3.2 完成报文 6.3.3 配置读写请求TLP 6.3.4 消息请求报文 6.3.5 PCIe总线的原子操作 6.3.6 TLP Processing Hint 6.4 TLP中与数据负载相关的参数 6.4.1 Max-Payload-Size参数 6.4.2 Max-Read-Request-Size参数 6.4.3 RCB参数 6.5 小结 第7章 PCIe总线的数据链路层与物理层 7.1 数据链路层的组成结构 7.1.1 数据链路层的状态 7.1.2 事务层如何处理DL_Down和DL_Up状态 7.1.3 DLLP的格式 7.2 ACK／NAK协议 7.2.1 发送端如何使用ACK／NAK协议 7.2.2 接收端如何使用ACK／NAK协议 7.2.3 数据链路层发送报文的顺序 7.3 物理层简介 7.3.1 PCIe链路的差分信号 7.3.2 物理层的组成结构 7.3.3 8／10b编码与解码 7.4 小结 第8章 PCIe总线的链路训练与电源管理 8.1 PCIe链路训练简介 8.1.1 链路训练使用的字符序列 8.1.2 Electrical Idle状态 8.1.3 Receivel Detect识别逻辑 8.2 LTSSM状态机 8.2.1 Detect状态 8.2.2 Polling状态 8.2.3 Configuration状态 8.2.4 Recovery状态 8.2.5 LTSSM的其他状态 8.3 PCIe总线的ASPM 8.3.1 与电源管理相关的链路状态 8.3.2 IJD状态 8.3.3 LDs状态 8.3.4 L1状态 8.3.5 L2状态 8.4 PCIPM机制 8.4.1 PCIe设备的D-State 8.4.2 D-State的状态迁移 8.5 小结 第9章 流量控制 9.1 流量控制的基本原理 9.1.1 Rate-Based流量控制 9.1.2 Credit-Based流量控制 9.2 Credit-Based机制使用的算法 9.2.1 N123算法和N123+算法 9.2.2 N23算法 9.2.3 流量控制机制的缓冲管理 9.3 PCIe总线的流量控制 9.3.1 PCIe总线流量控制的缓存管理 9.3.2 Current节点的Credit 9.3.3 VC的初始化 9.3.4 PCIe设备如何使用FCF 9.4 小结 第10章 MSI和MSI-×中断机制 10.1 MSI／MSI-X Capability结构 10.1.1 MSI Capability结构 10.1.2 MSI-X Capability结构 10.2 PowerPC处理器如何处理MSI中断请求 10.2.1 I中断机制使用的寄存器 10.2.2 系统软件如何初始化PCIe设备的MSI Capability结构 10.3 x86处理器如何处理MSI-X中断请求 10.3.1 Message Address字段和Message Data字段的格式 10.3.2 FSB Interrupt Message总线事务 10.4 小结 第11章 PCI／PCIe总线的序 11.1 生产／消费者模型 11.1.1 生产／消费者的工作原理 11.1.2 生产／消费者模型在PCI／PCIe总线中的实现 11.2 PCI总线的死锁 11.2.1 缓冲管理引发的死锁 11.2.2 数据传送序引发的死锁 11.3 PCI总线的序 11.3.1 PCI总线序的通用规则 11.3.2 Delayed总线事务的传送规则 11.3.3 PCI总线事务通过PCI桥的顺序 11.3.4 LOCK，Delayed和Posted总线事务间的关系 11.4 PCIe总线的序 11.4.1 TLP传送的序 11.4.2 ID-Base Ordering 11.4.3 MSI报文的序 11.5 小结 第12章 PCIe总线的应用 12.1 Capric卡的工作原理 12.1.1 BAR空间 12.1.2 Capric卡的初始化 12.1.3 DMA写 12.1.4 DMA读 12.1.5 中断请求 12.2 Capric卡的数据传递 12.2.1 DMA写使用的TLP 12.2.2 DMA读使用的TLP 12.2.3 Capric卡的中断请求 12.3 基于PCIe总线的设备驱动 12.3.1 Caprie卡驱动程序的加载与卸载 12.3.2 Caprie卡的初始化与关闭 12.3.3 Capric卡的DMA读写操作 12.3.4 Capric卡的中断处理 12.3.5 存储器地址到PCI总线地址的转换 12.3.6 存储器与Cache的同步 12.4 Capric卡的延时与带宽 12.4.1 TLP的传送开销 12.4.2 PCIe设备的DMA读写延时 12.4.3 Capric卡的优化 12.5 小结 第13章 PCIe总线与虚拟化技术 13.1 I0MMU 13.1.1 IOMMU的工作原理 13.1.2 IA处理器的VT-d 13.1.3 AMD处理器的IOMMU 13.2 ATS（Address Translation Services） 13.2.1 TLP的AT字段 13.2.2 地址转换请求 13.2.3 Invalidate ATC 13.3 SR.1 0V与MR-IOV 13.3.1 SR-IOV技术 13.3.2 MR-IOV技术 13.4 小结 第Ⅲ篇 Linux与PCI总线 第14章 Linux PCI的初始化过程 14.1 Linuxx86对PCI总线的初始化 14.1.1 pcibus_class_init与pci_driver_init …… 第15章 LinuxPCI的中断处理 参考文献　　

SVN权威指南(中文版)

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The DENX U-Boot and Linux Guide

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ASF(Alert Standard Format Specification)标准2.0

ASF(Alert Standard Format Specification)标准,报警标准格式标准。 分布式管理工作小组 (Distributed Management Task Force - DMTF) 已发布报警标准格式 (Alert Standard Format - ASF) 2.0 规范， 该规范对报警和远程控制接口进行了定义，用以在没有操作系统的情况下对网络计算机进行管理。

I2C总线标准（英文版）

I2C总线标准英文版V2.1，可以和中文版对照着看，目录如下 1 PREFACE. . . . . . . . . . . . . . . . . . . . . . . . . . .3 1.1 Version 1.0 - 1992. . . . . . . . . . . . . . . . . . . . 3 1.2 Version 2.0 - 198. . . . . . . . . . . . . . . . . . . . . 3 1.3 Version 2.1 - 1999. . . . . . . . . . . . . . . . . . . . 3 1.4 Purchase of Philips I2C-bus components . . 3 2 THE I2C-BUS BENEFITS DESIGNERS AND MANUFACTURERS. . . . . . . . . . . . . . .4 2.1 Designer benefits . . . . . . . . . . . . . . . . . . . . 4 2.2 Manufacturer benefits . . . . . . . . . . . . . . . . . 6 3 INTRODUCTION TO THE I2C-BUS SPECIFICATION . . . . . . . . . . . . . . . . . . . . .6 4 THE I2C-BUS CONCEPT . . . . . . . . . . . . . . .6 5 GENERAL CHARACTERISTICS . . . . . . . . .8 6 BIT TRANSFER . . . . . . . . . . . . . . . . . . . . . .8 6.1 Data validity . . . . . . . . . . . . . . . . . . . . . . . . 8 6.2 START and STOP conditions . . . . . . . . . . . 9 7 TRANSFERRING DATA . . . . . . . . . . . . . . .10 7.1 Byte format . . . . . . . . . . . . . . . . . . . . . . . . 10 7.2 Acknowledge. . . . . . . . . . . . . . . . . . . . . . . 10 8 ARBITRATION AND CLOCK GENERATION . . . . . . . . . . . . . . . . . . . . . .11 8.1 Synchronization . . . . . . . . . . . . . . . . . . . . 11 8.2 Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . 12 8.3 Use of the clock synchronizing mechanism as a handshake . . . . . . . . . . . 13 9 FORMATS WITH 7-BIT ADDRESSES . . . .13 10 7-BIT ADDRESSING . . . . . . . . . . . . . . . . .15 10.1 Definition of bits in the first byte . . . . . . . . 15 10.1.1 General call address . . . . . . . . . . . . . . . . . 16 10.1.2 START byte . . . . . . . . . . . . . . . . . . . . . . . 17 10.1.3 CBUS compatibility . . . . . . . . . . . . . . . . . . 18 11 EXTENSIONS TO THE STANDARDMODE I2C-BUS SPECIFICATION . . . . . . .19 12 FAST-MODE. . . . . . . . . . . . . . . . . . . . . . . .19 13 Hs-MODE . . . . . . . . . . . . . . . . . . . . . . . . . .20 13.1 High speed transfer. . . . . . . . . . . . . . . . . . 20 13.2 Serial data transfer format in Hs-mode . . . 21 13.3 Switching from F/S- to Hs-mode and back . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23 13.4 Hs-mode devices at lower speed modes. . 24 13.5 Mixed speed modes on one serial bus system . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24 13.5.1 F/S-mode transfer in a mixed-speed bus system . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25 13.5.2 Hs-mode transfer in a mixed-speed bus system . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25 13.5.3 Timing requirements for the bridge in a mixed-speed bus system. . . . . . . . . . . . . . 27 14 10-BIT ADDRESSING . . . . . . . . . . . . . . . . 27 14.1 Definition of bits in the first two bytes. . . . . 27 14.2 Formats with 10-bit addresses. . . . . . . . . . 27 14.3 General call address and start byte with 10-bit addressing . . . . . . . . . . . . . . . . . . . . 30 15 ELECTRICAL SPECIFICATIONS AND TIMING FOR I/O STAGES AND BUS LINES . . . . . . . . . . . . . . . . . . . . 30 15.1 Standard- and Fast-mode devices. . . . . . . 30 15.2 Hs-mode devices . . . . . . . . . . . . . . . . . . . . 34 16 ELECTRICAL CONNECTIONS OF I2C-BUS DEVICES TO THE BUS LINES . 37 16.1 Maximum and minimum values of resistors Rp and Rs for Standard-mode I2C-bus devices . . . . . . . . . . . . . . . . . . . . . 39 17 APPLICATION INFORMATION. . . . . . . . . 41 17.1 Slope-controlled output stages of Fast-mode I2C-bus devices . . . . . . . . . . . . 41 17.2 Switched pull-up circuit for Fast-mode I2C-bus devices . . . . . . . . . . . . . . . . . . . . . 41 17.3 Wiring pattern of the bus lines . . . . . . . . . . 42 17.4 Maximum and minimum values of resistors Rp and Rs for Fast-mode I2C-bus devices . . . . . . . . . . . . . . . . . . . . . 42 17.5 Maximum and minimum values of resistors Rp and Rs for Hs-mode I2C-bus devices . . . . . . . . . . . . . . . . . . . . . 42 18 BI-DIRECTIONAL LEVEL SHIFTER FOR F/S-MODE I2C-BUS SYSTEMS . . . . 42 18.1 Connecting devices with different logic levels . . . . . . . . . . . . . . . . . . . . . . . . . 43 18.1.1 Operation of the level shifter . . . . . . . . . . . 44 19 DEVELOPMENT TOOLS AVAILABLE FROM PHILIPS . . . . . . . . . . . . . . . . . . . . . 45 20 SUPPORT LITERATURE . . . . . . . . . . . . . 46

I2C总线规范(中文版)

本文是广州周立功公司翻译的中文版I2C总线规范，浅显易懂，可供I2C总线硬件设计人员和软件开发人员参考