学生学习FPGA常见的毛病
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2014-10-11
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学生学习 FPGA 常见的毛病
1. 整天学习 verilog 语法
2. 没有数字电路概念，希望通过 verilog 设计出电路
3. 软件思维，用写 C 语言方法去写 verilog（学过 C 语言的人最容易犯这毛病，而且很难
改！）
4. 重视设计，轻视验证。通常是花大部分在设计中，然而仿真跑一下，看一下波形认为
OK 了。（学生基本都有这个问题）
5. 凑时序！通过仿真看波形，不行再慢慢修改。（记住，时序是设计出来的，不是凑出来
的）
6. 一个 always 里面对一堆信号赋值！（想想修改多痛苦，改一个信号，又怕影响另一个信
号！）
7. 同时使用时钟上升沿和下降沿的。
8. 把信号当时钟使用，用来检查上升沿或下降沿的
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