学会VHDL电子设计流程1 1人表决器设计

一、实训目的 1、学会VHDL电子设计流程 2、学会用行为描述方式来设计电路 二、实训原理 用11个开关作为表决器的11个输入变量，输入变量为逻辑‘1’时表示表决者“赞同”；输入变量为‘0’时表示表决者“不赞同”。输出逻辑为‘1’时，表示表决“通过”；输出为‘0’时表示表决“不通过”。当表决器的11个输入变量中有6个及6个以上为‘1’时，则表决器输出为‘1’；否则为‘0’。