Verilog四位超前进位全加器

module add4_head ( a, b, ci, s, pp, gg);

input[3:0]    a;
input[3:0]    b;
input            ci;

output[3:0]  s;
output          pp;
output          gg;

wire[3:0]       p;
wire[3:0]       g;
wire[2:0]       c;

assign p[0] = a[0] ^ b[0];
assign p[1] = a[1] ^ b[1];
assign p[2] = a[2] ^ b[2];
assign p[3] = a[3] ^ b[3];

assign g[0] = a[0] & b[0];
assign g[1] = a[1] & b[1];
assign g[2] = a[2] & b[2];
assign g[3] = a[3] & b[3];

assign c[0] = (p[0] & ci) | g[0];
assign c[1] = (p[1] & c[0]) | g[1];
assign c[2] = (p[2] & c[1]) | g[2];

assign pp = p[3] & p[2] & p[1] & p[0];

assign gg  = g[3] | (p[3] & (g[2] | p[2] & (g[1] | p[1] & g[0])));

assign s[0] = p[0] ^ ci;
assign s[1] = p[1] ^ c[0];
assign s[2] = p[2] ^ c[1];
assign s[3] = p[3] ^ c[2];

endmodule

首先要明确几个概念：
p表示进位否决信号（pass），如果p为0就否决调前一级的进位输入。否决的意思就是即使前一级有进位，本级也不会向后一级产生进位输出。
g表示进位产生信号（generate），如果g为1就表示一定会向后一级产生进位输出。

p[n] = a[n] ^ b[n]
这句话的意思是说，当a=1,b=0或a=0,b=1时前一级的进位输入信号不能否决。这样就有个问题了，即当a=1,b=1时前一级的进位输入信号也不能否决啊，怎么没有体现出来？其实当a=1,b=1时产生了进位产生信号g，它的优先级高于p信号，就忽略了p信号，直接产生了向后一级产生进位输出，是没有逻辑错误的。

g[n] = a[n] & b[n]
这句话的意思是说，如果a=1,b=1时就直接向后一级产生进位输出信号，而不用考虑其它的任何因素。

pp表示本级模块的进位否决信号，如果pp为0就否决调前一级模块的进位输入。
gg表示本级模块进位产生信号，如果gg为1就表示一定会向后一级模块产生进位输出。

这两个信号pp和gg都是用于超前进位模块之间的连接，如4个4位超前进位加法器模块再使用超前进位逻辑进行连接构成16位超前进位加法器。

pp = p[3] & p[2] & p[1] & p[0]
这句话的意思是说，当a+b=1111时，此时前一级模块的进位输入不能被否决。

gg = g[3] | (p[3] & (g[2] | p[2] & (g[1] | p[1] & g[0])))
这一句可以这样理解，它是嵌套了几层的：
1.  如果g[3]=1，即最高位要产生进位位，则表示本模块一定会向后一级模块产生进位输出，于是gg=1。