第三章 Verilog HDL 教程
提纲：
第一节 Verilog 简介
第二节 HDL 入门指南
第三节 Verilog 语言要素
第四节 Verilog 中的表达式
第五节 门级电路模型化
第六节 Verilog 编码技术
第七节 设计练习进阶(10 个设计例子和分析)
第一节 Verilog 简介
Verilog HDL 是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次
的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统
之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。
Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结
构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建
模语言。此外，Verilog HDL 语言提供了编程语言接口，通过该接口可以在模拟、验证期间
从设计外部访问设计，包括模拟的具体控制和运行。
Verilog HDL 语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语
义。因此，用这种语言编写的模型能够使用 Verilog 仿真器进行验证。语言从 C 编程语言中
继承了多种操作符和结构。Verilog HDL 提供了扩展的建模能力，其中许多扩展最初很难理
解。但是，Verilog HDL 语言的核心子集非常易于学习和使用，这对大多数建模应用来说已
经足够。当然，完整的硬件描述语言足以对从最复杂的芯片到完整的电子系统进行描述。
历史：
Verilog HDL 语言最初是于 1983 年由 Gateway Design Automation 公司为其模拟器产品
开发的硬件建模语言。那时它只是一种专用语言。由于他们的模拟、仿真器产品的广泛使用，
Verilog HDL 作为一种便于使用且实用的语言逐渐为众多设计者所接受。在一次努力增加语
言普及性的活动中，Verilog HDL 语言于 1990 年被推向公众领域。 Open Verilog International
（OVI）是 促 进 Verilog 发展的国际性组织。1992 年，OVI 决定致力于推广 Verilog OVI 标准
成为 IEEE 标准。
这一努力最后获得成功，Verilog 语言于 1995 年成为 IEEE 标准，称为 IEEE
Std 1364－1995。完整的标准在 Ve ri log 硬件描述语言参考手册中有详细描述。
主要能力：
下面列出的是 Verilog 硬件描述语言的主要能力：
* 基本逻辑门，例如 and、or 和 nand 等都内置在语言中。
* 用户定义原语（UDP）创建的灵活性。用户定义的原语既可以是组合逻辑原语，也可以是
时序逻辑原语。
* 开关级基本结构模型，例如 pmos 和 nmos 等也被内置在语言中。
* 提供显式语言结构指定设计中的端口到端口的时延及路径时延和设计的时序检查。
* 可采用三种不同方式或混合方式对设计建模。这些方式包括：行为描述方式—使用过程化
结构建模；数据流方式—使用连续赋值语句方式建模；结构化方式—使用门和模块实例语句
