数字时钟（VHDL语言）资源-CSDN文库

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数字时钟课程设计

一、设计目的

在 MAX+plusⅡ 软件平台上，熟练运用 VHDL 语言，完成数字时钟设计的软件编程、

编译、综合、仿真，使用 EDA 实验箱，实现数字时钟的硬件功能。

二、设计说明及要求

1．数字时钟主要由：分频器、扫描显示译码器、六十进制计数器（或十进制计数器

与六进制计数器）、十二进制计数器（或二十四进制计数器）电路组成。在整个秒表中最

关键的是如何获得一个精确的 1Hz 计时脉冲，除此之外，整个数字时钟还需要有启动信号

和置数信号，以便使数字时钟能随意停止和启动。

2．数字时钟显示由时（12 或 24 进制任选）、分（60 进制）、秒（60 进制）组成，

利用扫描显示译码电路在六个数码管显示。

3．能够完成对时、分、秒的置数（可以使用键盘或拨码开关置数）及时钟启动。

三、数字时钟组成及功能：

1、分频率器：用来产生 1Hz 计时脉冲；

2、十二或二十四进制计数器：对时进行计数；

3、六十进制计数器：对分和秒进行计数；

4、六进制计数器：分别对秒十位和分十位进行计数；

5、十进制计数器：分别对秒个位和分个位进行计数；

6、扫描显示译码器：完成对 7 字段数码管显示的控制；

四、设计框图

频率信号分频模块

60 进制秒模块

60 进制分模块

24 进制时模块

进位

位

进位

扫

描

模

块

显

示

模

块

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内容反馈

大头小宋

2013-08-10

学习一下，代码内容比较简单。。。。

xuehale

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