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; Legal Partition Candidates ;
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; Hierarchy ; Input ; Constant Input ; Unused Input ; Floating Input ; Output ; Constant Output ; Unused Output ; Floating Output ; Bidir ; Constant Bidir ; Unused Bidir ; Input only Bidir ; Output only Bidir ;
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基于FPGA和Verilog语言的LCD1602的时钟显示和汉字显示.zip
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2019-05-17
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本例程是基于FPGA和Verilog语言的LCD1602的时钟显示和汉字显示,需要用到取模软件,个人用的是8x8LED点阵字库。8x8LED点阵字库软件 https://pan.baidu.com/s/1PIMwyp8yoeGpSHsYkixYgA 提取码:lgzp
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基于FPGA和Verilog语言的LCD1602的时钟显示和汉字显示.zip (141个子文件)
_info 710B
_vmake 26B
top.vt.bak 3KB
top.v.bak 3KB
top_run_msim_rtl_verilog.do.bak 540B
top_run_msim_rtl_verilog.do.bak1 540B
top_run_msim_rtl_verilog.do.bak2 540B
top.cmp.bpm 912B
top.map.bpm 876B
top.map.cbp 180B
top.cmp.cbp 180B
top.cmp.cdb 132KB
top.root_partition.cmp.cdb 49KB
top.sgdiff.cdb 47KB
top.pre_map.cdb 40KB
top.rtlv_sg.cdb 40KB
top.(0).cnf.cdb 37KB
top.map.cdb 34KB
top.root_partition.map.cdb 34KB
top.idb.cdb 15KB
top.(4).cnf.cdb 7KB
top.map_bb.cdb 1KB
top.(3).cnf.cdb 1KB
top.(6).cnf.cdb 1KB
top.(1).cnf.cdb 1KB
top.(2).cnf.cdb 921B
top.(5).cnf.cdb 785B
top.amm.cdb 605B
top.rtlv_sg_swap.cdb 177B
top.cdf 308B
logic_util_heursitic.dat 39KB
_primary.dat 2KB
_primary.dat 506B
top.db_info 138B
top.db_info 138B
_primary.dbs 3KB
_primary.dbs 894B
top.tiscmp.slow_1200mv_0c.ddb 489KB
top.tiscmp.slow_1200mv_85c.ddb 489KB
top.tiscmp.fast_1200mv_0c.ddb 486KB
top.asm_labs.ddb 92KB
top.tis_db_list.ddb 223B
top.root_partition.cmp.dfp 33B
top_run_msim_rtl_verilog.do 540B
top.done 26B
top.dpf 239B
top.root_partition.map.dpi 938B
top.cmp.hdb 28KB
top.root_partition.map.hdb 27KB
top.root_partition.cmp.hdb 27KB
top.map.hdb 27KB
top.sgdiff.hdb 23KB
top.pre_map.hdb 14KB
top.rtlv.hdb 14KB
top.map_bb.hdb 11KB
top.(0).cnf.hdb 6KB
top.(4).cnf.hdb 3KB
top.(3).cnf.hdb 716B
top.(6).cnf.hdb 658B
top.(5).cnf.hdb 632B
top.(2).cnf.hdb 622B
top.(1).cnf.hdb 578B
top.hier_info 5KB
top.hif 5KB
top.cycloneive_io_sim_cache.45um_ii_1200mv_85c_slow.hsd 726KB
top.cycloneive_io_sim_cache.45um_ii_1200mv_0c_slow.hsd 724KB
top.cycloneive_io_sim_cache.45um_ff_1200mv_0c_fast.hsd 724KB
top.lpc.html 430B
modelsim.ini 11KB
top.root_partition.map.kpt 4KB
top.map.kpt 4KB
top.cmp_merge.kpt 200B
top.root_partition.cmp.kpt 199B
top.cmp.kpt 196B
top.cmp.logdb 19KB
top.map_bb.logdb 4B
top.map.logdb 4B
top.root_partition.cmp.logdb 4B
msim_transcript 2KB
top.pin 90KB
verilog.prw 5KB
verilog.prw 2KB
verilog.psm 17KB
verilog.psm 5KB
prev_cmp_top.qmsg 158KB
top.sta.qmsg 101KB
top.fit.qmsg 35KB
top.map.qmsg 14KB
top.eda.qmsg 5KB
top.asm.qmsg 2KB
top.qpf 1KB
top.qsf 5KB
top.root_partition.cmp.re.rcfdb 58KB
top.root_partition.cmp.rcfdb 53KB
top.sta.rdb 47KB
top.cmp.rdb 29KB
top.asm.rdb 1KB
top.lpc.rdb 388B
README 653B
top.sta.rpt 514KB
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- qq_432138562019-10-18对初学verilog的我十分有用
weixin_42168194
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