高速缓冲存储器Cache的原理、设计及实现
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2009-07-08
14:46:36
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高速缓冲存储器
Cache
的原理、设计及实现
前 言 虽然 CPU 主频的提升会带动系统性能的改善，但系统性能的提高不仅仅取决于
CPU，还与系统架构、指令结构、信息在各个部件之间的传送速度及存储部件的存取速度等因
素有关，特别是与 CPU/内存之间的存取速度有关。若 CPU 工作速度较高，但内存存取速度较
低，则造成 CPU 等待，降低处理速度，浪费 CPU 的能力。如 500MHz 的 PⅢ，一次指令执行
时间为 2ns,与其相配的内存（SDRAM）存取时间为 10ns，比前者慢 5 倍，CPU 和 PC 的性
能怎么发挥出来？ 如何减少 CPU 与内存之间的速度差异？有 4 种办法：一种是在基本
总线周期中插入等待，这样会浪费 CPU 的能力。另一种方法是采用存取时间较快的 SRAM
作存储器，这样虽然解决了 CPU 与存储器间速度不匹配的问题，但却大幅提升了系统成本。
第 3 种方法是在慢速的 DRAM 和快速 CPU 之间插入一速度较快、容量较小的 SRAM，起
到缓冲作用；使 CPU 既可以以较快速度存取 SRAM 中的数据，又不使系统成本上升过高，
这就是 Cache 法。还有一种方法，采用新型存储器。目前，一般采用第 3 种方法。它是 PC
系统在不大增加成本的前提下，使性能提升的一个非常有效的技术。 本文简介了
Cache 的概念、原理、结构设计以及在 PC 及 CPU 中的实现。 Cache 的工作原理
Cache 的工作原理是基于程序访问的局部性。 对大量典型程序运行情况的分析结果表
明，在一个较短的时间间隔内，由程序产生的地址往往集中在存储器逻辑地址空间的很小
范围内。指令地址的分布本来就是连续的，再加上循环程序段和子程序段要重复执行多次。
因此，对这些地址的访问就自然地具有时间上集中分布的倾向。数据分布的这种集中倾向
不如指令明显，但对数组的存储和访问以及工作单元的选择都可以使存储器地址相对集中。
这种对局部范围的存储器地址频繁访问，而对此范围以外的地址则访问甚少的现象，就称
为程序访问的局部性。 根据程序的局部性原理，可以在主存和 CPU 通用寄存器之间设
置一个高速的容量相对较小的存储器，把正在执行的指令地址附近的一部分指令或数据从
主存调入这个存储器，供 CPU 在一段时间内使用。这对提高程序的运行速度有很大的作用。
这个介于主存和 CPU 之间的高速小容量存储器称作高速缓冲存储器(Cache)。 系统正是
依据此原理，不断地将与当前指令集相关联的一个不太大的后继指令集从内存读到
Cache，然后再与 CPU 高速传送，从而达到速度匹配。CPU 对存储器进行数据请求时，通
常先访问 Cache。由于局部性原理不能保证所请求的数据百分之百地在 Cache 中，这里便
存在一个命中率。即 CPU 在任一时刻从 Cache 中可靠获取数据的几率。命中率越高，正确
获取数据的可靠性就越大。一般来说，Cache 的存储容量比主存的容量小得多，但不能太
小，太小会使命中率太低；也没有必要过大，过大不仅会增加成本，而且当容量超过一定
值后，命中率随容量的增加将不会有明显地增长。只要 Cache 的空间与主存空间在一定范
围内保持适当比例的映射关系，Cache 的命中率还是相当高的。一般规定 Cache 与内存的
空间比为 4：1000，即 128kB Cache 可映射 32MB 内存；256kB Cache 可映射 64MB 内存。
在这种情况下，命中率都在 90％以上。至于没有命中的数据，CPU 只好直接从内存获取。
获取的同时，也把它拷进 Cache，以备下次访问。 Cache 的基本结构 Cache 通常
由相联存储器实现。相联存储器的每一个存储块都具有额外的存储信息，称为标签(Tag)。
当访问相联存储器时，将地址和每一个标签同时进行比较，从而对标签相同的存储块进行
访问。Cache 的 3 种基本结构如下： 全相联 Cache 在全相联 Cache 中，存储的块与
块之间，以及存储顺序或保存的存储器地址之间没有直接的关系。程序可以访问很多的子
程序、堆栈和段，而它们是位于主存储器的不同部位上。因此，Cache 保存着很多互不相
关的数据块，Cache 必须对每个块和块自身的地址加以存储。当请求数据时，Cache 控制器
要把请求地址同所有地址加以比较，进行确认。这种 Cache 结构的主要优点是，它能够在
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arnoldlu2017-12-13没有意义，甚至都没有排版过。乱七八糟。
