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硬件综合设计报告_and_源码_2017218007文华.7z
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v:21个
qdb:10个
qtl:8个
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2020-09-07
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合肥工业大学宣城校区2020年《系统硬件综合设计》的报告与项目源代码(含测试数据)。Verilog实现,ModelSim SE 2019.2开发,支持全冒险处理机制的MIPS五段流水CPU,可以跑MIPS-C3的所有50条指令。 https://github.com/25thengineer/HFUT_2020_MIPS_CPU
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硬件综合设计报告_and_源码_2017218007文华.7z (62个子文件)
硬件综合设计报告_and_源码_2017218007文华
硬件综合设计报告_2017218007文华.pdf 3.47MB
硬件综合设计报告_2017218007文华.docx 3.93MB
CPU_WH
MIPS_TB.v 5KB
ALU.v 2KB
vsim.wlf 64KB
Ext.v 673B
code1.txt 2KB
RegFile.v 970B
IM.v 649B
CPU_WH.cr.mti 5KB
Ctrl.v 7KB
data_stalls_CPU_1.data 58B
work
_lib.qdb 48KB
_lib1_0.qdb 32KB
_tempmsg
_info 9KB
@_opt
_lib6_0.qdb 32KB
_lib2_0.qdb 32KB
_lib.qdb 48KB
_lib5_0.qdb 32KB
_lib7_0.qpg 208KB
_lib5_0.qpg 184KB
_lib5_0.qtl 13KB
_lib6_0.qpg 256KB
_lib3_0.qtl 34KB
_lib1_0.qdb 32KB
_lib3_0.qdb 32KB
_lib7_0.qdb 32KB
_lib3_0.qpg 0B
_lib4_0.qtl 110KB
_lib2_0.qpg 0B
_lib6_0.qtl 17KB
_lib7_0.qtl 21KB
_lib4_0.qpg 568KB
_lib1_0.qtl 38KB
_lib4_0.qdb 32KB
_lib2_0.qtl 45KB
_lib1_0.qpg 32KB
_temp
_lib1_0.qtl 141KB
_vmake 29B
_lib1_0.qpg 0B
RegM.v 2KB
transcript 8KB
NPC.v 731B
DMExt.v 2KB
PC.v 740B
pre_test.data 10KB
MD.v 1KB
CPU_WH.mpf 110KB
MUX.v 708B
code2.txt 1KB
DM.v 1KB
testbench_lhx.data 846B
BECtrl.v 1KB
RegE.v 4KB
Hazard.v 3KB
RegW.v 2KB
testbench_wh_3.data 4KB
StartCtrl.v 1007B
RegD.v 688B
MIPS.v 5KB
Comp.v 612B
testbench_wh.data 3KB
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资源评论
- 甜甜不加糖2023-07-27这个文件展示了作者在硬件综合设计方面的扎实功底和严谨的工作态度。
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u25th_engineer
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