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电子类各大公司的笔试题

2014-04-04 上传大小:94KB

数字电路 

1、同步电路和异步电路的区别是什么?(仕兰微电子) 
2、什么是同步逻辑和异步逻辑?(汉王笔试) 
同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 
3、什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求?(汉王笔试) 
线与逻辑是两个输出信号相连可以实现与的功能。在硬件上,要用oc门来实现,由于不用 oc门可能使灌电流过大,而
烧坏逻辑门。同时在输出端口应加一个上拉电阻。 
4、什么是Setup和Holdup时间?(汉王笔试) 
5、setup和holdup时间,区别.(南山之桥) 
6、解释setuptime和holdtime的定义和在时钟信号延迟时的变化。(未知) 
7、解释setup和holdtimeviolation,画图说明,并说明解决办法。(威盛VIA 
2003.11.06上海笔试试题) 
Setup/holdtime是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发 器的时钟信号上升沿到来以前,数据稳定不变的时间。输入信号应提前时钟上升沿(如上升沿有效)T时间到达芯片,这个T就是建立时间-Setuptime.如不满足setuptime,这个数据就不能被这一时钟打入触发器,只有在下一个时钟上升沿,数据才能被打入触发器。 保持时间是指触发器的时钟信号上升沿到来以后,数据稳定不变的时间。如果holdtime 不够,数据同样不能被打入触发器。 
建立时间(SetupTime)和保持时间(Holdtime)。建立时间是指在时钟边沿前,数据信 号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话,那么DFF将不能正确地采样到数据,将会出现 metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时 间,那么超过量就分别被称为建立时间裕量和保持时间裕量。 
8、说说对数字逻辑中的竞争和冒险的理解,并举例说明竞争和冒险怎样消除。(仕兰微 电子) 
9、什么是竞争与冒险现象?怎样判断?如何消除?(汉王笔试) 
在组合逻辑中,由于门的输入信号通路中经过了不同的延时,导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法:一是添加布尔式的消去项,二是在芯片外部加电容。 
10、你知道那些常用逻辑电平?TTL与COMS电平可以直接互连吗?(汉王笔试) 


常用逻辑电平:12V,5V,3.3V;TTL和CMOS不可以直接互连,由于TTL是在0.3-3.6V之间,而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。 
11、如何解决亚稳态。(飞利浦-大唐笔试) 
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚 
稳态时,既无法预测该单元的输出电平,也无法预测何时输出才能稳定在某个正确的电平 
上。在这个稳定期间,触发器输出一些中间级电平,或者可能处于振荡状态,并且这种无 
用的输出电平可以沿信号通道上的各个触发器级联式传播下去。 
12、IC设计中同步复位与异步复位的区别。(南山之桥) 
13、MOORE与MEELEY状态机的特征。(南山之桥) 
14、多时域设计中,如何处理信号跨时域。(南山之桥) 
15、给了reg的setup,hold时间,求中间组合逻辑的delay范围。(飞利浦-大唐笔试) 

Delay16、时钟周期为T,触发器D1的建立时间最大为T1max,最小为T1min。组合逻辑电路最大延 
迟为T2max,最小为T2min。问,触发器D2的建立时间T3和保持时间应满足什么条件。(华 
为) 
17、给出某个一般时序电路的图,有Tsetup,Tdelay,Tck->q,还有clock的delay,写出决 
定最大时钟的因素,同时给出表达式。(威盛VIA2003.11.06上海笔试试题) 
18、说说静态、动态时序模拟的优缺点。(威盛VIA2003.11.06上海笔试试题) 
19、一个四级的Mux,其中第二级信号为关键信号如何改善timing。(威盛VIA 
2003.11.06上海笔试试题)
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