没有合适的资源?快使用搜索试试~
我知道了~
文库首页
课程资源
专业指导
六十进制计数器(有代码)
六十进制计数器(有代码)
EDA实验报告
需积分: 31
22 下载量
189 浏览量
2013-11-16
14:24:42
上传
评论
2
收藏
56KB
DOC
举报
温馨提示
立即下载
基于FPGA硬件开发板,利用QuartusII软件通过VHDL和原理图混合输入的方式实现60进制计数器;有代码
资源详情
资源评论
ED
A
技术实验项目报告
项目题目
:
带进制的计数器
姓 名:
院 系: 应用技术学院
专 业: 电子信息工程
学 号:
201015254***
指导教师:
综合成绩:
本内容试读结束,
登录后
可阅读更多
下载后可阅读完整内容,剩余4页未读,
立即下载
评论
收藏
内容反馈
立即下载
评论0
去评论
最新资源
51单片机实现的vs53l01x激光距离传感器的校准与距离读取的程序
图新地球图源清晰度比较高的图源
微信小程序-侧滑布局源码.zip
微信小程序-步步高字典源码.zip
STM32 F0 F1 F2 F3 F4 F7 L1 W 全系列AD原理图库PCB封装库(AD集成库).zip
51单片机的1602时钟、具有闹钟等功能
4_springmvc333.zip
exp1.cpp
基于51单片机和HC-05蓝牙模块、Lcd模块、DS18B20温度传感器模块利用串口通信进行环境监测
main.c
奶糖我选大白兔
粉丝: 3
资源:
9
私信
上传资源 快速赚钱
前往需求广场,查看用户热搜
相关推荐
可编程硬件描述语言VHDL Quartus 六十进制计数器设计报告.pdf
六十进制计数器设计报告 目录 六十进制计数器设计报告 1 一、 题目剖析 2 二、 设计思路 2 三、 设计过程 2 1 、 真值表 2 2 、 源代码分析 2 3 、 仿真分析 5 功能仿真 5 4 、 注意事项 6 四、 总结 6
5星 · 资源好评率100%
16进制计数器.zip_16进制计数器_EDA课程设计_vhd,计数器
十六进制计数器 包含vhd vwf文件 可用作流水灯进行课程设计
5星 · 资源好评率100%
60进制计数器
60进制计数器
4星 · 用户满意度95%
60进制加法计数器.zip
2)实现该电路的一种设计使用了2片74HC192、1片74HC00、1片CD4050,用555芯片设计电路产生周期1秒的TTL电平的方波作为电路的驱动时钟,用2片CD4511设计实现显示部分,用“八位逻辑电平输出”的一个开关控制将七段数码管清零为“00”状态。(3)设计实现的方法不止一种
60进制加法计数器 VHDL QuartusII仿真
60进制加计数 VHDL QuartusII仿真 可自由更改进制
5星 · 资源好评率100%
verilog实现60进制计数器
verilog实现60进制计数器源代码及测试代码
5星 · 资源好评率100%
六十进制计数器
模电实验可以用到的的六十进制计数器
利用VHDL语言编写的60进制计数器
该程序可进行60秒计数,用于数字时钟的编写。
3星 · 编辑精心推荐
计数器代码
网站访问量统计代码 1.普通文字计数器 第一步,把以下代码复制到记事本,另存为WOSO.ASP,记的要选所有文件进行保存 <% cnt=0 dnt=0 s=Request.ServerVariables("path_translated") Set objFSO = Server.CreateObject("Scripting.FileSystemObject") cName=Server.M
代码计数器
可以统计代码的总行数、其中的注释行数、纯代码行数、空行行数。
代码行数计数器
使用说明: 比如你要统计PB代码,打开软件后选择源码所在文件夹,输入 *.pbl ,点击统计即可 也可以*.*统计该文件加下所有文件行数。
3星 · 编辑精心推荐
EDA 六十进制计数器
EDA 六十进制计数器,呵呵 不可不下 喔
60进制计数器 eda
本项实验通过六十进制计数器的设计与仿真,学习VHDL语言及VHDL文本输入设计方法,编写六十进制计数器源程序,应用MAX+PlusII软件进VHDL文本输入设计与波形仿真。写出源程序,并写出设计与仿真过程。
4星 · 用户满意度95%
基于FPGA的60进制计数器.zip
基于FPGA的60进制计数器 实现功能: 基于FPGA的60进制计数器实验 部分代码: Library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_ARITH.all; --//======================================= entit
60进制计数器 VHDL设计
60进制VHDL设计文本,
基于VHDL语言的60进制加法计数器
这是一个由VHDL语言实现的60进制的加法计数器的实例代码。
六进制计数器.rar
利用QuartusII中的模块编写的六进制计数器,采用74160芯片,与十进制计数器配合可应用于数字电子秒表的设计。
6进制计数器
Set下降沿置1,二极管灭,达到清零效果,用于记忆时钟前沿到来时输入的电平,下降沿启动减计数器.
5星 · 资源好评率100%
6进制计数器计数器 VHDL
基于fpga,使用vhdl语言编写的6进制计数器。输入时钟为1hz
十进制计数器
使用quartus ii 软件编写的十进制计数器,所用语言为Verilog
quartus18.0编译仿真的十进制计数器
利用quartus18.0软件编译仿真的十进制计数器,含测试文件,供学习电子设计自动化(eda)的新人参考
5星 · 资源好评率100%
六位十进制计数器
这是基于51单片机的,加入8255扩展芯片的六位十进制计数器。其中包含各个部分元器件的选用、原理及使用方法。还有汇编和C的编程代码。
十进制计数器(50M)
支持系统时钟为50Mhz的计数器,可以将十进制改为任意进制的计数器,也可作分频器使用。
5星 · 资源好评率100%
附件-十进制计数器
附件,数字电子技术学习,利用Digital Works进行十进制计数器的实现
verilog 十进制计数器
提供verilog设计十进制计数器源代码及测试代码。
5星 · 资源好评率100%
资源上传下载、课程学习等过程中有任何疑问或建议,欢迎提出宝贵意见哦~我们会及时处理!
点击此处反馈
安全验证
文档复制为VIP权益,开通VIP直接复制
信息提交成功
评论0
最新资源