目的: 掌握基本组合逻辑电路的实现方法。 这是一个可综合的数据比较器,很容易看出它的功能是比较数据a 与数据b,如果两个 数据相同,则给出结果1,否则给出结果0。在Verilog HDL 中,描述组合逻辑时常使用assign 结构。 注意 equal=(a==b)?1:0 ,这是一种在组合逻辑实现分支判断时常使用的格式。
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