Verilog关键字整理.pdf
需积分: 49 172 浏览量
2020-03-23
19:07:32
上传
评论
收藏 267KB PDF 举报
1.verilog 特点：
区分大小写，所有关键字都要求小写
不是强类型语言，不同类型数据之间可以赋值和运算
// 是单行注释 可以跨行注释
描述风格有系统级描述、行为级描述、 RTL级描述、门级描述，其中 RTL 级和门级别与具体
电路结构有关， 行为级描述要遵守可综合原则， 门级描述使用门级模型或者用户自定义模型
UDP来代替具体基本元件，在 IDE 中针对不同 FPGA器件已经有对应的基本元件原语
2.verilog 语法要点：
module endmodule 之间由两部分构成：接口描述和逻辑功能描述
IO 端口种类： input output inout
相同位宽的输入输出信号可以一起声明， input[3:0] a,b; 不同位宽的必须分开写
内部信号为 reg 类型，内部信号信号的状态： 0 1 x z ， 3'bx1=3'bxx1 x/z 会往左扩展
3'b1=3'b001 数字不往左扩展
逻辑功能描述中常用 assign 描述组合逻辑电路， always 既可以描述组合逻辑电路又可以描
述时序逻辑电路，还可以用元件调用方法描述逻辑功能
always 之间、 assign 之间、实例引用之间以及它们之间都是并行执行， always 内部是顺序
执行
常量格式： <+/->< 二进制位宽 ><'>< 进制 ><该进制的数值 >：
默认进制为 10 进制
默认位宽为 32 位
位宽是从二进制宽度角度而言的
由位宽决定从低位截取二进制数 2'hFF=2'b11 ，通常由被赋值的 reg 变量位宽决定
parameter 常用于定义延迟和变量位宽，可用常量或常量表达式定义
变量种类： wire reg memory
IO 信号默认为 wire 类型，除非指定为 reg 类型
wire 可以用作任何输入输出端口
wire 包括 input output inout
wire 不带寄存功能
assign 赋值语句中，被赋值的信号都是 wire 类型
assign 之所以称为连续赋值，是因为不断检测表达式的变化
reg 类型可以被赋值后再使用，而不是向 wire 一样只能输出，类似 VHDL中的 buffer 端口
reg 类型变量初始值为 x (VHDL 中初始值为本类型最小值，通常是 0)
always 模块里被赋值的信号都必须定义为 reg 类型，因为 always 可以反复执行，而 reg 表
示信号的寄存，可以保留上次执行的值
reg 类型变量与 integer 变量不同，即使赋负值，实质上也是按二进制无符号数存储的，
integer 是有符号数
verilog 中所有内部信号都是静态变量，因为它们的值都在 reg 中存储起来了
memory型只有一维数组，由 reg 型变量组成
memory初始化只能按地址赋值，不能一次性赋值
1*256 的 memory写法： reg mema[255:0] mema[3]=0;
不同位宽的变量之间赋值，处理之前都以被赋值的变量位宽为准扩展或截取
A[a:b] 无论 a b 谁大， a 总是实际电路的信号高位， b 总是实际电路的信号低位
算术运算中如果有 X值则结果为 X
剩余27页未读，继续阅读
资源评论
