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Verilog编写的状态机设计的例子
Verilog编写的状态机设计的例子
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Verilog
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Verilog编写的状态机设计的例子 一个经典例子 有助于理解状态机
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状态机设计的例子.rar
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状态机设计的例子
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5KB
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FSM.cmp.hdb
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FSM.sgdiff.cdb
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FSM.rtlv_sg_swap.cdb
158B
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FSM.hier_info
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FSM.cmp.tdb
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5KB
FSM.cmp.cdb
4KB
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19KB
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FSM.v
1KB
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67KB
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2KB
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7KB
FSM.sof
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FSM.qpf
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FSM.tan.summary
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FSM.flow.rpt
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weedtju
2012-10-24
状态机写的比较简单,适合初学者
lihongshengytu
2013-01-16
状态机写的比较简单,适合初学者
Leo565
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