FPGA之时钟相位的理解
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2018-05-01
09:47:09
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相位时钟
背景说明：系统输入时钟 50MHz，利用 PLL 模块生成四个时钟：10MHz、10MHz（+90 度）、
10MHz（-90 度）、300MHz（用于 Signal_TapII 的采样时钟）；由于 Cyclone II 的 PLL 模块最
多 只 能 生 成 3 个 全 局 时 钟 ， 所 以 10MHz 的 时 钟 分 两 次 生 成 ， 一 次 生 成
10MHz、10MHz（+90 度），另外一次生成 10MHz、10MHz（-90 度），然后对比分析，便
于理解相位时钟的关系。
图一：10MHz（0 度）和 10MHz（+90 度）
图二：10MHz（0 度）和 10MHz（-90 度）
通过分析两幅图片，可以知道，10MHz（+90 度）相对于 10MHz（0 度），上升沿滞后
了 90 度（相位），可以理解为上升沿来的比较慢；10MHz（-90 度）相对于 10MHz（0
度），上升沿超前了 90 度（相位），因此可以理解为同一个上升沿，10MHz（-90 度）的
出现时刻较 10MHz（0 度）早。
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