buaa eda的作业
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2014-11-07
21:28:00
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EDA 作业
1、对程序进行说明，包括模块说明和行注释（行注释量不少于 30%）。
LIBRARY IEEE; //声明调用 IEEE 库
USE IEEE.STD_LOGIC_1164.ALL; // 声明调用 STD_LOGIC_1164 程序包
USE IEEE.STD_LOGIC_ARITH.ALL; //声明调用 STD_LOGIC_ARITH 程序包
ENTITY homework IS //定义实体名 homework
PORT(
clk,reset:IN STD_LOGIC; //定义输入逻辑数据类型 clk，reset
en : IN std_logic; //定义输入逻辑数据类型 en
load : IN std_logic; //定义输入逻辑数据类型 load
d : IN std_logic_vector (6 DOWNTO 0 ); //定义 7 位输入逻辑矢量 d
co : OUT std_logic; // 定义输出逻辑数据类型 co
qh : BUFFER std_logic_vector (2 DOWNTO 0 ); //定义 3 位缓冲信号 qh
ql : BUFFER std_logic_vector (3 DOWNTO 0 ); //定义 4 位缓冲信号 ql
adclk,daclk :out std_logic); //定义输出逻辑信号 adclk，daclk
end entity homework; //结束语句
ARCHITECTURE BEHAVE OF homework IS //结构体的开始
signal counter32:std_logic_vector(4 downto 0)；//声明使用的逻辑矢量 signal counter32
signal clk_temp :std_logic; //声明使用的逻辑矢量 signal clk_temp
BEGIN //以下为功能描述
----------------------------------------
PROCESS (reset,clk)
BEGIN //进程开始
IF (reset='1') THEN
counter32<="00000"; //如果 reset 值为 1，将 counter 赋值为 00000
ELSIF (clk'event and clk='1') then
counter32<=counter32+1; //如果 reset 值不为 1 且时钟变化为 1，count32 增加 1
END IF; //if 语句结束
END PROCESS; //进程结束
-----------------------------------------------------------
PROCESS (clk_temp, reset)
BEGIN //进程开始
IF (reset = '1') THEN
qh<= "000"; ql<= "0000";
co<='0'; 如果 reset 值为 1，将 qh 赋值为 000，ql 为 0000，co 为 0
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goujianghezai
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