基于VHDL数字电子时钟设计
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2009-05-14
10:04:54
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（1）顶层文本（文件名为 clock_top.vhd）
library ieee;
use ieee.std_logic_1164.all;
entity clock_top is
port(clk,reset,setmin,sethour,clkdsp:in std_logic;
speaker:out std_logic;
lamp:out std_logic_vector(2 downto 0);
sel:out std_logic_vector(2 downto 0);
a,b,c,d,e,f,g,dpout:out std_logic);
end clock_top;
architecture a of clock_top is
COMPONENT second --秒计数器 second 的元件声明
PORT(
clk,reset,setmin: IN STD_LOGIC;
daout:out std_logic_vector(6 downto 0);
enmin: OUT STD_LOGIC);
END COMPONENT;
COMPONENT minute --秒计数器 minute 的元件声明
PORT (
clk,clk1,reset,sethour: IN STD_LOGIC;
enhour:OUT STD_LOGIC;
daout:out std_logic_vector(
6 downto 0));
END COMPONET;
COMPONET bour - -小时计数器 bour 的元件声明
PORT(
clk,reset:IN STD_LOGIC;
daout:out std_logic_vector(5 downto 0));
END COMPONENT;
COMPONENT alert - -报警单元 alert 的元件声明
PORT(
clk:IN STD_LOGIC;
dain:in std_logic_vector(6 downto 0);
lamp:out std_logic_vector(2 downto 0);
speak:OUT STD_LOGIC);
END COMPONENT;
COMPONENT seltime - -时间数据扫描分时选择模块
seltime 的元件声明
PORT (
clk1,reset: IN STD_LOGIC;
sec,min:in std_logic_vector(6 downto 0);
hour:in std_logic_vector(5 downto 0);
dp:out std_logic;
daout:out std_logic_vector(3 downto 0);
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frankman0811
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