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Constraining Designs for Synthesis and Timing Analysis

2017-12-04 上传大小:8.58MB

详细讲解数字ASIC设计时,静态时序分析(STA)的方方面面。

Constraining Designs for Synthesis and Timing Analysis
A Practical Guide to Synopsys Design Constraints (SDC)
作者:Sridhar Gangadharan , Sanjay Churiwala
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