通信系统中串行数据交织器的设计

题目：

通信系统中串行数据交织器的设计

一、实验目的与要求：

交织器是通信编码中抗突发干扰的一种重要手段，将突发干扰产生的

分布集中的误码分散到信息数据中，以便采用纠错编码的方法进行纠错。

本项目要求设计一个行列交织器，如图所示，PN 码发生器模拟数据源产

生串行数据，按行写入一 m 行 n 列的 RAM 中，写满后按列读出。为避免

数据丢失，需使用两个这样的 RAM 交替读写。这里统一要求 m 和 n 都选

对 DE2 板 上 50MHz 的 晶 振 进 行 250 分 频 产 生 100KHz 的 频 率

(250*2*100KHz=50000KHz=50MHz)。

2、两个 RAM 采用 arry0[3:0][3:0]、arry1[3:0][3:0]两个 4 乘 4 的二维数组实现,通过数组脚标 i、j

实现数据的交织输出。假设其中存储的数据为 ABCD，则交织前后的脚标与输出之间的关系如图所

示。

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reg q0;

reg q1;

reg q2;

reg q3;

reg q4;

reg q5;

reg q_ALTERA_SYNTHESIZED6;

wire set1;

wire SYNTHESIZED_WIRE_0;

wire SYNTHESIZED_WIRE_1;

begin

i = 0;

j = -1;

wr <= 0;

cnt <= 0;

clk_100k <= 0;

end

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分频部分：

///////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////

cnt <= 0;

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end

else

cnt <= cnt + 7'b1;

End

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assign SYNTHESIZED_WIRE_1 = 0;

always@(posedge clk_100k or negedge set1)

begin

if (!set1)

begin

q0 <= 1;

end

else

begin

q0 <= SYNTHESIZED_WIRE_0;

end

end

end

always@(posedge clk_100k)

begin

begin

q2 <= q1;

end

End

always@(posedge clk_100k)

begin

begin

begin

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