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Xilinx-FPGA-引脚功能详细介绍.doc
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2019-09-18
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Xilinx-FPGA-引脚功能详细介绍,做xilinx FPGA设计的朋友可以下载参考
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Xilinx FPGA 引脚功能详细介绍
注:技术交流用,希望对大家有所帮助。
1. IO_LXXY_# 用户 IO 引脚
XX 代表某个 BANK 内唯一的一对引脚,Y=[P|N]代表对上升沿还是下降沿
敏感,#代表 BANK 号。
2. IO_LXXY_ZZZ_# 多功能引脚
ZZZ 代表在用户 IO 的基本上添加一个或多个以下功能。
Dn:I/O(在 readback 期间),在 selectMAP 或者 BPI 模式下,D[15:0]配置
为数据口。在从 SelectMAP 读反馈期间,如果 RDWR_B=1,则这些引脚变成输
出口。配置完成后,这些引脚又作为普通用户引脚。
D0_DIN_MISO_MISO1:I,在并口模式(SelectMAP/BPI)下,D0 是数据
的最低位,在 Bit-serial 模式下,DIN 是信号数据的输入;在 SPI 模式下,MISO
是主输入或者从输出;在 SPI*2 或者 SPI*4 模式下,MISO1 是 SPI 总线的第二
位。
D1_MISO2,D2_MISO3:I,在并口模式下,D1 和 D2 是数据总线的低位;
在 SPI*4 模式下,MISO2 和 MISO3 是 SPI 总线的 MSBs。
An:O,A[25:0]为 BPI 模式的地址位。配置完成后,变为用户 I/O 口。
AWAKE:O,电源保存挂起模式的状态输出引脚。SUSPEND 是一个专用
引脚,AWAKE 是一个多功能引脚。除非 SUSPEND 模式被使能,AWAKE 被用
作用户 I/O。
MOSI_CSI_B_MISO0 : I/O , 在 SPI 模 式 下 , 主 输 出 或 者 从 输 入 ; 在
SelectMAP 模式下,CSI_B 是一个低电平有效的片选信号;在 SPI*2 或者 SPI*4
的模式下,MISO0 是 SPI 总线的第一位数据。
FCS_B:O,BPI flash 的片选信号。
FOE_B:O,BPI flash 的输出使能信号
FWE_B:O,BPI flash 的写使用信号
LDC:O,BPI 模式配置期间为低电平
HDC:O,BPI 模式配置期间为高电平
CSO_B:O,在并口模式下,工具链片选信号。在 SPI 模式下,为 SPI flsah
片选信号。
IRDY1/2,TRDY1/2:O,在 PCI 设计中,以 LogiCORE IP 方式使用。
DOUT_BUSY:O,在 SelectMAP 模式下,BUSY 表示设备状态;在位串口
模式下,DOUT 提供配置数据流。
RDWR_B_VREF:I,在 SelectMAP 模式下,这是一个低电平有效的写使能
信号;配置完成后,如果需要,RDWR_B可以在 BANK2 中做为 Vref。
HSWAPEN:I,在配置之后和配置过程中,低电平使用上拉。
INIT_B:双向,开漏,低电平表示配置内存已经被清理;保持低电平,配
置被延迟;在配置过程中,低电平表示配置数据错误已经发生;配置完成后,
可以用来指示 POST_CRC 状态。
SCPn:I,挂起控制引脚 SCP[7:0],用于挂起多引脚唤醒特性。
CMPMOSI,CMPMISO,CMPCLK:N/A,保留。
M0,M1:I,配置模式选择。M0=并口(0)或者串口(1), M1=主机
(0)或者从机(1)。
CCLK:I/O,配置时钟,主模式下输出,从模式下输入。
USERCCLK:I,主模式下,可行用户配置时钟。
GCLK:I,这些引脚连接到全局时钟缓存器,在不需要时钟的时候,这些
引脚可以作为常规用户引脚。
VREF_#:N/A,这些是输入临界电压引脚。当外部的临界电压不必要时,
他可以作为普通引脚。当做作 BANK 内参考电压时,所有的 VRef 都必须被接
上。
3. 多功能内存控制引脚
M#DQn:I/O,BANK#内存控制数据线 D[15:0]
M#LDQS:I/O,BANK#内存控制器低数据选通脚
M#LDQSN:I/O,BANK#中内存控制器低数据选通 N
M#UDQS:I/O,BANK#内存控制器高数据选通脚
M#UDQSN:I/O,BANK#内存控制器高数据选通 N
M#An:O,BANK#内存控制器地址线 A[14:0]
M#BAn:O,BANK#内存控制 BANK 地址 BA[2:0]
M#LDM:O,BANK#内存控制器低位掩码
M#UDM:O,BANK#内存控制器高位掩码
M#CLK:O,BANK#内存控制器时钟
M#CLKN:O,BANK#内存控制器时钟,低电平有效
M#CASN:O,BANK#内存控制器低电平有效行地址选通
M#RASN:O,BANK#内存控制器低电平有效列地址选通
M#ODT:O,BANK#内存控制器外部内存的终端信号控制
M#WE:O,BANK#内存控制器写使能
M#CKE:O,BANK#内存控制器时钟使能
M#RESET:O,BANK#内存控制器复位
4.专用引脚
DONE_2:I/O,DONE 是一个可选的带有内部上拉电阻的双向信号。作为
输出,这个引脚说明配置过程已经完成;作为输入,配置为低电平可以延迟启
动。
PROGRAM_B_2:I,低电平异步复位逻辑。这个引脚有一个默认的弱上拉
电阻。
SUSPEND:I,电源保护挂起模式的高电平有效控制输入引脚。SUSPEND
是一个专用引脚,而 AWAKE 是一个复用引用。必须通过配置选项使能。如果
挂起模式没有使用,这个引脚接地。
TCK:I,JTAG 边界扫描时钟。
TDI:I,JTAG 边界扫描数据输入。
TDO:O,JTAG 边界扫描数据输出。
TMS:I,JTAG 边界扫描模式选择
5.保留引脚
NC:N/A,
CMPCS_B_2:I,保留,不接或者连 VCCO_2
6.其它
GND:
VBATT:RAM 内存备份电源。一旦 VCCAUX 应用了,VBATT 可以不接;
如果 KEY RAM 没有使用,推荐把 VBATT 接到 VCCAUX 或者 GND,也可以不
接。
VCCAUX:辅助电路电源引脚
VCCINT:内部核心逻辑电源引脚
VCCO_#:输出驱动电源引脚
VFS:I,( LX45 不可用)编程时,key EFUSE 电源供电引脚。当不编程
时,这个引脚的电压应该限制在 GND 到 3.45V;当不使用 key EFUSE 时,推荐
把该引脚连接到 VCCAUX 或者 GND,悬空也可以。
RFUSE:I,( LX45 不可用)编程时,key EFUSE 接地引脚。当不编程时
或者不使用 key EFUSE 时,推荐把该引脚连接到 VCCAUX 或者 GND,然而,
也可以悬空。
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- zxs4650031412020-10-22还不错,省了不少心和时间
clly51111
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