他和它的故事 Verilog HDL 之 刺激和激励过程
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23. always @ ( posedge CLK or negedge RSTn )
24. if( !RSTn )
25. begin Count_1US <= 5'd0; is1US <= 1'b0; end
26. else if( Count_1US == T1US )
27. begin Count_1US <= 5'd0; is1US <= 1'b1; end
28. else
29. begin Count_1US <= Count_1US + 1'b1; is1US = 1'b0; end
30.
31. /*******************************/
32.
33. parameter T3US = 6'd60;
34.
35. /*******************************/
36.
37. reg [5:0]Count_3US;
38. reg is3US;
39.
40. always @ ( posedge CLK or negedge RSTn )
41. if( !RSTn )
42. begin Count_3US <= 6'd0; is3US <= 1'b0; end
43. else if( Count_3US == T3US )
44. begin Count_3US <= 6'd0; is3US <= 1'b1; end
45. else
46. begin Count_3US <= Count_3US + 1'b1; is3US <= 1'b0; end
47.
48. /*******************************/
49.
50. assign _1US = ( Count_1US == T1US ) ? 1'b1 : 1'b0;
51. assign _3US = ( Count_3US == T3US ) ? 1'b1 : 1'b0;
52. assign _is1US = is1US;
53. assign _is3US = is3US;
54. assign C1 = Count_1US;
55. assign C2 = Count_3US;
56.
57. /*******************************/
58.
59. endmodule
第 16 行是 1us 的常量声明 ， 第 17 行是 1us 的标志寄存器 is1US 。 第 23~29 是 1us 的定
时器。第 33 行是 3us 的常量声明，第 37 行是 3us 的标志寄存器 is3US 。第 40~46 是
3us 的定时器。第 50 行是有组合逻辑驱动 1us 定时标志，第 51 行是由组合逻辑驱动 的
3us 定时标志 ， 第 52 行是由 is1US 标志寄存器驱动的 1us 定时标志 ， 第 53 行是由 is3U S
标志寄存器驱动的 3us 定时标志。第 54~55 行则是，计数寄存器 Count_1US 和
Count_3US 的相关输出。
