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System-Verilog-Assertions(SVA)-简介

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System-Verilog-Assertions(SVA)-简介,断言，形式验证

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System Verilog

Assertions

测试向量

传统上，对被测设计（DUT）的验证都是通过在DUT

的输入端口加上具有特定时序激励，然后观察DUT

的内部状态变化和最后的输出信号，以确定DUT

工作是否正确。

这种方法对简单的小规模的设计很有用。

•当设计规模变大时，要想使用这种方法来验证DUT

是不现实的。因为对于规模大的设计，要想遍历设

计将遇到的各种情况，验证其正确性，需要成千上

万的特定时序激励。

•如果设计稍有一点变动，这些时序激励就得重新编

写。

•设计的复杂性迫使验证工程师使用随机测试平台来

生成更多的验证激励。

什么是断言Assertion

•断言就是对设计属性（行为）的描述，它是用描述

性语言来描述设计的属性。在仿真过程中，如果一

个被描述的属性不是我们期望的那样，那么断言就

会失败；或者在仿真过程中，如果出现了一个不应

该出现的属性，那么断言也会失败。

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