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verilog 写的m序列
verilog 写的m序列
线性移位寄存器
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2011-09-11
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基于verilog语言描写的m序列产生器,采用模二加的原理,当然也可用查找表
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Verilog m序列
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本代码基于Verilog的m序列,简单实用
用verilog编写m序列代码
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用verilog 编写的m序列代码,很好用的哦,特别对用ISE的朋友。
verilog hdl语言设计的m序列代码
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需要代码的可以过来看看 verilog hdl初学者可以很好的使用 希望对你们有所帮助
m序列发生器 verilog
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用VERILOG 产生伪随机序列,已做仿真。仿真结果包含在工程中。
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采用verilog语言 生成m序列 用用一位寄存器原理
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m序列发生器
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verilog写的m序列生成器,3阶的,并3位一组输出,quartus编译通过,modelsim仿真验证过。
verilog之序列检测
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verilog之序列检测,vivado工程,使用状态机的方式检测任意长度的数据顺序,提供四个检测工程,并全部带有Testbench,保证你能方便的学会序列检测这个知识点。
序列检测verilog
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包括测试文件,实现检测101 ,比较书本的,简单,适合初学者
verilog教材
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verilog教程,本人学习过的效果非常好
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i2c module,有i2c主机和从机模块
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基于verilog对m序列进行简单的qpsk调制解调
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该工程基于verilog HDL对m序列进行简单的qpsk调制解调,代码不多,欢迎参考。
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生成伪随机序列的verilog代码,可以通过Modelsim仿真。
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MATLAB源码,m序列的生成,可直接运行,并利用m序列生成新的伪随机序列。备注:CSDN老是主动加积分,这点很生气。我设的积分不多,如果没积分的话,直接和我说,给不给看心情,但不要说谎,下载明细我看的到的,积分不够的时候,我也用淘宝买过订单下过文件。真诚交流,拒绝借口!
m序列发生器VHDL
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这是一个基于VHDL行为描述方式所产生的m序列发生器,其周期为511.
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verilog 学习
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如果编写高效的测试程序 一个设计的测试验证是非常重要的。有效的测试可以助我们快速的完成或改善设计。Testbenches建议编写有效的测试代码来通过软件实现可靠的验证。无意中发现,顺手译为中文,以备将来方便。也贴给没有找到更好中文版本的同道人。 Testbenches本意应该是测试平台更合理,但是在中文中阅读起来很不舒服。所以本文中有时译为“测试设计”,“测试代码”,有时干脆是“测试”。
CAN verilog
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在FPGA中用verilog hdl实现CAN控制器,具体实现见代码
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eva_iria
2016-09-20
对我有帮助,有基本的m序列产生
林依lovely
2014-07-16
代码略简单,不过还好,在此基础学习后,写好了自己想要的代码,还是感谢楼主。
sxs1992
2013-08-28
太简单,没有多大实用价值。
小黑不白
2013-12-31
该程序写的还可以,就是太简单了,不是我想要的。只是能很好的理解原理.
桑榆
2014-05-28
看懂了就觉得简单了
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