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16位源码乘法器的设计源码
16位源码乘法器的设计源码
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Verilog
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2009-12-28
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本系统采用verilog硬件开发描述语言,从门级进行搭建十六位原码乘法器,并用modelsim仿真工具对其进行仿真。
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16位乘法器 很有用
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reg_16.v
229B
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382B
mul16_tb.v.bak
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mul_16.v
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parisean
2012-11-14
不知道为什么,我这里总是有点问题,也许是我自己的问题
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