verilog实现JPEG图象压缩实例程序_jpegverilog资源-CSDN文库

共105个文件

vhd：16个

asm：16个

dat：16个

FPGA

JPEG

Verilog

图象处理

4星 · 超过85%的资源需积分: 50 75 浏览量 2008-01-05 22:36:46 上传评论 17 收藏 508KB RAR 举报

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verilog实现JPEG图象压缩实例程序（105个子文件）

_info 613B

_info 347B

_info 272B

_info 249B

_info 149B

_info 50B

verilog.asm 53KB

verilog.asm 30KB

verilog.asm 29KB

verilog.asm 20KB

verilog.asm 19KB

verilog.asm 14KB

verilog.asm 11KB

verilog.asm 9KB

verilog.asm 8KB

verilog.asm 7KB

verilog.asm 6KB

verilog.asm 5KB

verilog.asm 4KB

ex2_3.v.bak 488B

EX3_4.bmp 764KB

EX3_3.bmp 465KB

_primary.dat 5KB

_primary.dat 3KB

_primary.dat 2KB

_primary.dat 1KB

_primary.dat 949B

_primary.dat 769B

_primary.dat 640B

_primary.dat 623B

_primary.dat 602B

_primary.dat 558B

_primary.dat 519B

_primary.dat 352B

run.do 122B

run.do 117B

run.do 106B

run.do 105B

run.do 95B

run.do 94B

部分习题答案.doc 758KB

第9章：JPEG程序范例.doc 313KB

RAM 96x96x 16bit.doc 42KB

run.f 30B

demux.fsdb 26KB

ex2_6.fsdb 21KB

ex2_3.fsdb 20KB

cas.mpf 15KB

mem.mpf 15KB

ex6_5.mpf 15KB

mul.mpf 15KB

ex6_5.cr.mti 2B

cas.cr.mti 2B

mem.cr.mti 2B

mul.cr.mti 2B

dff.prd 276B

dff.prj 1KB

csa.rc 3KB

dff.srr 49B

transcript 924B

mem96x96x16.v 3KB

csa8_4.v 2KB

top.v 2KB

top.v 1KB

ex6_5.v 1KB

top.v 1017B

mul.v 982B

comp4.v 750B

ex6_1.v 526B

ex2_6.v 513B

ex2_3.v 487B

ex2_2.v 457B

comp.v 302B

dff.v 165B

mul.vcd 95KB

_primary.vhd 792B

_primary.vhd 646B

_primary.vhd 599B

_primary.vhd 582B

_primary.vhd 441B

_primary.vhd 420B

_primary.vhd 332B

_primary.vhd 288B

_primary.vhd 72B

_primary.vhd 70B

共 105 条

注意：9.3 程序代码

由于本章所涉及的实例程序太长，并因篇幅所限我们把它放到了 http://

www.fecit.com.cn 的“ 下载专区 ” 。请到该书源代码文件的根目录寻找： JPEG 实例程

序.doc，这个文件就是本章所用的代码。

第 1 章习题

1．解释目前市面上的 MP3 Player 为什么多采用 DSP based 的设计，而在液晶屏幕里的

图像缩放控制器（Scaler）为什么都采用硬件（Hardwire based）的设计。

mp3 的动作时钟低，若采用硬件设计，则许多电路大部分时间皆在闲置状况，以 DSP

设计，调整程序即能解码 WMA 的编码格式，这是硬件设计难以办到的。 Scaler 的动作频

率在 SVGA 时高达 135MHz，且功能性单纯，并不需要太大的弹性，故适宜采用硬件架构

设计。若采用 DSP 设计，频宽和时钟将难以满足。

2．叙述为什么需要做形式验证（Formal Verification）。

最初是因为后端（AP&R）为了满足时序上的要求而加入 Buffer，这使得电路存在功

能被改变的风险，因此需要做形式验证。不过近年来形式验证已发展到 RTL-RTL、RTL-

Gate、Gate-Gate 的互相比较，且在测试电路的加入后，形式验证显得更加重要。

3．试简述 IC 开发的流程。

参考本章 1.2 节部分

4．解释需降低系统功率消耗的原因。

5．假设电路操作情形如图 1-65 所示，试估计电路消耗的 Internal power 及 Switching

power。

图 1-65 电路操作情形举例

第 2 章习题

1．描述一个模块通常会包含哪些部分？其中有哪些是必要的？

模块名称、输出入管脚、管脚声明、参数定义、include 声明、变量声明、程序主体、

endmodule。

只有模块名称、endmodule、变量声明、程序主体是必要的。

2．利用我们在数字逻辑里学到的知识，将四输入的多任务器以其他逻辑器件（如

NOR Gate）实现。

3．定义一输入及四输出，输入输出都为 8 位，两个选项的多任务器，其输出输入可以

以表格描述如下。

sel1 sel0 3 2 1 0

试以 Verilog 语句描述其输出输入，并写出完整的测试平台测试。

module ex2_2;

//test bench

reg clk=0;

reg [7:0]in=0;

always #10 clk=~clk;

reg [1:0] sel=0;

always@(posedge clk)

sel<=sel+1;

integer seed=4;

always@(posedge clk)

in<=$random(seed);

//Circuit

wire [7:0] out0=(sel==0)?in:0;

wire [7:0] out1=(sel==1)?in:0;

wire [7:0] out2=(sel==2)?in:0;

wire [7:0] out3=(sel==3)?in:0;

endmodule

4．定义 3 位输入和 6 位输出，输出是此 3 位数平方的 Verilog 语句及测试平台。

module ex2_3;

//test bench

reg clk=0;

reg [2:0]in=0;

always #10 clk=~clk;

integer seed=4;

always@(posedge clk)

in<=$random(seed);

wire [5:0] out=(in==0)?0:

(in==1)?1:

(in==2)?4:

(in==3)?9:

(in==4)?16:

(in==5)?25:

(in==6)?36:

(in==7)?49:0;

endmodule

5．绘出下列 Verilog HDL 语句的电路，并估计时钟周期由哪一条路径（Path）所控制。

reg [3:0] da,db,xor_reg,and_reg,or_reg,add_reg;

always@(posedge clk or negedge nrst)

if (~nrst) begin

da<=0;

db<=0;

end else begin

da<=din_a;

db<=din_b;

end

wire [3:0] xor_op=da ^ db;

wire [3:0] and_op=da & db;

wire [3:0] or_op=da | db;

wire [3:0] add_op=da + db;

always@(posedge clk or negedge nrst)

if (~nrst) begin

xor_reg<=0; and_reg<=0;

or_reg<=0; add_reg<=0;

end else begin

xor_reg<=xor_op; and_reg<=and_op;

or_reg<=or_op; add_reg<=add_op;

end

reg [3:0] da,db,xor_reg,and_reg,or_reg,add_reg;

always@(posedge clk or negedge nrst)

if (~nrst) begin

da<=0;

db<=0;

end else begin

da<=din_a;

db<=din_b;

end

wire [3:0] xor_op=da ^ db;

wire [3:0] and_op=da & db;

wire [3:0] or_op=da | db;

wire [3:0] add_op=da + db;

always@(posedge clk or negedge nrst)

if (~nrst) begin

xor_reg<=0; and_reg<=0;

or_reg<=0; add_reg<=0;

end else begin

xor_reg<=xor_op; and_reg<=and_op;

or_reg<=or_op; add_reg<=add_op;

end

由 add_op=da + db 这一条语句所控制，因为加法的时间延迟最长。

6．编写下列电路的 Verilog 代码，其电路如图 2-42 所示。

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内容反馈

zwl773993221

2013-10-26

Verilog真的很不错，最近想写USB驱动，不知道能不能成功！！
zjjsdemv

2013-01-04

部分习题原码和完整的JPEG图象压缩程序，实用
zhjq195

2018-03-22

代码可读性确实不敢恭维
zhaoyd422

2014-09-01

正在学习，很有用……
yaner0107

2022-02-23

没多大用处，代码一团乱，无可读性

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QinChu

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